Способ декодирования в приемнике избирательного поискового вызова передаваемого фрагментированного сообщения и система связи для осуществления способа

Способ декодирования в приемнике избирательного поискового вызова передаваемого фрагментированного сообщения и система связи для осуществления способа

Реферат

 

Приемник избирательного поискового вызова принимает один или несколько пакетов переданного фрагментированного сообщения, в котором один или несколько пакетов содержат адрес и данные сообщения, причем данные сообщения включают в себя указание, следует ли еще принимать пакеты данного фрагментированного сообщения. Приемник избирательного поискового вызова принимает адрес каждого пакета сообщения, а затем коррелирует адрес с одним или более предварительно определенными адресами. После успешной корреляции приемник избирательного поискового вызова декодирует данные сообщения каждого пакета, а затем последовательно сохраняет декодированные данные сообщения, чтобы восстановить фрагментированное сообщение. Приемник избирательного поискового вызова определяет, что фрагментированное сообщение полностью восстановлено после обнаружения в декодированных данных сообщения указания, что больше не следует принимать пакеты фрагментированного сообщения. Достигаемый технический результат заключается в создании системы распределенной передачи данных благодаря преобразованию длинных сообщений в последовательность, состоящую из меньших пакетов сообщения. 3 с. и 7 з.п. ф-лы, 32 ил. 2 табл.

Настоящая заявка является частичным продолжением заявки 07/891503, поданной в США 29 мая 1992 г. (Kuznicki et al.), на изобретение " Терминал передачи данных, обеспечивающий перенос сообщений переменной длины".

Родственная, совместно рассматриваемая заявка в США 07/891363 от 29 мая 1992 г. (Schwendeman et al.) на изобретение "Приемник передаваемых сигналов данных в сообщениях переменной длины".

Область техники Настоящее изобретение относится к области систем передачи адресованных сообщений, и в частности к способу сегментации сообщения для перераспределения нагрузки по временным интервалам в протоколе передачи данных.

Предпосылки к созданию изобретения В системах передачи сигналов данных, таких как пейджинговые системы, наблюдается тенденция к увеличению длины передаваемых сообщений. Кроме того, в ряде применений, например в службах распространения информации, наблюдается тенденция к передаче очень длинных сообщений. Хорошо известные протоколы передачи сигналов избирательного поискового вызова, такие как протокол передачи сигналов POGSAG, обеспечивают удовлетворительную работу при передаче данных в коротких сообщениях. Однако, если сообщения становятся очень длинными, доступ к каналу связи может блокироваться на продолжительное время. В длинных сообщениях более вероятно возникновение ошибок вследствие замирания иных эффектов на трассе передачи данных. Кроме того, если вызывающие абоненты пейджинговой системы не принимают подтверждения от абонентов, принимающих сообщение, в достаточно короткое время, они, как правило, осуществляют повторный вызов и передают дубликаты сообщений тем же самый абонентам. Таким образом, повышается общая нагрузка и возрастает неудобство для пользователей системы. Эта проблема может существенно увеличить задержку передачи всех других сообщений в системе. Длительные задержки, т.е. время ожидания системы от момента ввода в нее сообщения до момента приема сообщения абонентом, могут создать, как минимум, существенное неудобство для абонента. Если экстренное сообщение значительно задерживается, например, в правительственной или медицинской связи, результат может иметь серьезные последствия для общества.

Следовательно, существует необходимость создания протокола передачи данных, в котором используется фрагментации сообщения для перераспределения нагрузки в системе связи, такой как пейджинговая система.

Сущность изобретения В соответствии с настоящим изобретением предлагается способ декодирования передаваемого фрагментированного сообщения в приемнике избирательного поискового вызова. Фрагментированное сообщение состоит из одного или нескольких пакетов сообщения, каждый из которых содержит адрес и данные сообщения, причем данные сообщения содержат указание, должны ли еще приниматься другие пакеты данного фрагментированного сообщения. Приемник избирательного поискового вызова принимает адрес каждого пакета, состоящего из одного или нескольких пакетов фрагментированного сообщения, затем коррелирует этот адрес с одним или несколькими заранее определенными адресами. Приемник избирательного поискового вызова декодирует данные сообщения каждого пакета в ответ на успешную корреляцию адреса, а затем последовательно запоминает декодированные данные сообщения каждого пакета из упомянутых одного или нескольких пакетов сообщения, чтобы восстановить фрагментированное сообщение. Приемник избирательного поискового вызова определяет, что фрагментированное сообщение полностью восстановлено после обнаружения в декодированных данных упомянутых одного или нескольких сообщений указания, что для данного фрагментированного сообщения больше не должны приниматься пакеты сообщения.

Краткое описание чертежей Фиг. 1 - электрическая блок-схема системы передачи данных согласно предпочтительному варианту настоящего изобретения.

Фиг. 2 - электрическая блок-схема терминала для обработки и передачи информации сообщения согласно предпочтительному варианту настоящего изобретения.

Фиг. 3 - 5 - временные диаграммы, иллюстрирующие формат передачи для протокола передачи сигналов, используемого в соответствии с предпочтительным вариантом настоящего изобретения.

Фиг. 6 - 7 - временные диаграммы, иллюстрирующие синхронизирующие сигналы, используемые в соответствии с предпочтительным вариантом настоящего изобретения.

Фиг. 8 - электрическая блок-схема приемника передаваемых сигналов данных согласно предпочтительному варианту настоящего изобретения.

Фиг. 9 - электрическая блок-схема системы выделения порогового уровня, используемой в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 10 - электрическая блок-схема четырехуровневого декодера, используемого в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 11 - электрическая блок-схема синхронизатора символов, используемого в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 12 - электрическая блок-схема преобразователя четырех уровней в бинарные сигналы, используемого в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 13 - электрическая блок-схема коррелятора синхронизации, используемого в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 14 - электрическая блок-схема генератора с фазовой синхронизацией, используемого в приемнике передаваемых сигналов данных, изображенном на фиг. 8.

Фиг. 15 - блок-схема, иллюстрирующая последовательность корреляционной обработки сигналов синхронизации согласно предпочтительному варианту настоящего изобретения.

Фиг. 16 - временная диаграмма, иллюстрирующая организацию цикла передачи, используемую в соответствии с предпочтительным вариантом настоящего изобретения.

Фиг. 17 - временная диаграмма, иллюстрирующая формат передачи первого кодового слова данных в части данных сообщения в соответствии с предпочтительным вариантом настоящего изобретения.

Фиг. 18 - временная диаграмма, иллюстрирующая последовательность номеров пакетов для передаваемого сообщения с использованием способа фрагментации сообщений в соответствии с предпочтительным вариантом настоящего изобретения.

Фиг. 19 - более детальная блок-схема декодера данных на фиг. 8 согласно предпочтительному варианту настоящего изобретения.

Фиг. 20 - более детальная блок-схема средства пакетирования по циклам на фиг. 2 согласно предпочтительному варианту настоящего изобретения.

Фиг. 21 - первое символическое представление сообщений, обрабатываемых средством пакетирования по циклам на фиг. 20, согласно предпочтительному варианту настоящего изобретения.

Фиг. 22 - второе символическое представление сообщений, обрабатываемых средством пакетирования по циклам на фиг. 20, согласно предпочтительному варианту настоящего изобретения.

Фиг. 23, 24 и 25 - три дополнительных символических представления сообщений, обрабатываемых средством пакетирования по циклам на фиг. 20, согласно предпочтительному варианту настоящего изобретения.

Фиг. 26, 27, 28, 29 и 30 - три блок-схемы, иллюстрирующие последовательность операций для терминала, изображенного на фиг. 2, согласно предпочтительному варианту настоящего изобретения.

Фиг. 31, 32 - блок-схема, иллюстрирующая последовательность операций для приемника передаваемых сигналов данных, изображенного на фиг. 8, согласно предпочтительному варианту настоящего изобретения.

Описание предпочтительных вариантов На фиг. 1 изображена электрическая блок-схема системы передачи сигналов данных 100, такой как пейджинговая система, выполненной в соответствии с предпочтительным вариантом настоящего изобретения. В системе передачи сигналов данных 100 сообщения, исходящие либо от телефона, например двухтонального многочастотного телефона (D TMT), как в системах передачи цифровых данных, либо от устройства ввода сообщения, такого как терминал буквенно-цифровых данных, направляются через телефонную сеть общего пользования (ТСОП) на пейджинговый терминал 102, который обрабатывает цифровые или буквенно-цифровые данные сообщения для передачи их одним или несколькими передатчиками 104, входящими в эту систему. Если используются несколько передатчиков, передатчики 104 предпочтительно одновременно передают информацию сообщений на приемники передаваемых сигналов данных, например приемники избирательного поискового вызова 106. Обработка цифровых и буквенно- цифровых данных пейджинговым терминалом 102 и протокол, используемый для передачи сообщений, описаны ниже.

На фиг. 2 изображена электрическая блок-схема пейвжингового терминала 102, используемого для обработки и управления передачей информации сообщений в соответствии с предпочтительным вариантом изобретения. Тоновые и цифровые сообщения, которые вводятся посредством телефона, например DTMT, передаются на пейджинговый терминал 102 через телефонный интерфейс 202 традиционным способом. Буквенно-цифровые сообщения, которые, как правило, требуют использования устройства ввода данных, передаются на пейджинговый терминал 102 через модем 206 при использовании любого из известных протоколов передачи данных через модем.

Когда принимается запрос на размещение сообщения, то есть запрос на избирательный поисковый вызов, контроллер 204 осуществляет обработку этого сообщения. Контроллер 204 предпочтительно представляет собой микрокомпьютер, например серии MC68000, выпускаемый фирмой Motorola Inc., или эквивалентное ему устройство. Контроллер 204 прогоняет различные предварительно запрограммированные стандартные процедуры управления операциями терминала, такими как речевое приглашение пользователю ввести сообщение или протокол квитирования установленной связи для обеспечения приема сообщения из устройства ввода данных. После принятия запроса контроллер 204 обращается к информации, хранящейся в абонентской базе данных 208, чтобы определить, как следует обрабатывать принимаемое сообщение. Абонентская база данных 208 включает, без каких-либо ограничений, такую информацию, как адреса, присвоенные данному приемнику передаваемых сигналов данных, вид сообщений, связанный с данным адресом, и информацию, касающуюся статуса приемника, например является он действующим или бездействует из-за неуплаты по счету. Имеется терминал ввода данных 240, связанный с контроллером 204, который используется для таких целей, как ввод, корректировка и удаление информации, хранящейся в абонентской базе данных 208, чтобы контролировать работу системы, а также для получения такой информации, как уплата по счетам.

Абонентская база данных 208 содержит также такую информацию, как цикл передачи и фаза передачи, к которым приписан данный приемник передаваемых сигналов данных, как будет более подробно описано ниже. Принятое сообщение запоминается в активном файле 210 поискового вызова, где хранятся сообщения, расположенные по очереди в соответствии с фазой передачи, присвоенной данному приемнику передаваемых сигналов данных 106.

В предпочтительном варианте настоящего изобретения в активном файле 210 поискового вызова имеются четырехфазовые очереди сообщений. Активный файл 210 поискового вызова предпочтительно представляет собой двухпортовое оперативное запоминающее устройство (ОЗУ) обратного магазинного типа, хотя следует иметь в виду, что возможно также использование других ОЗУ, таких как накопители на жестких дисках.

Периодически информация сообщения, хранящаяся в каждой из фазовых очередей, извлекается из активного файла 210 поискового вызова под управлением контроллера 204 при использовании синхронизирующей информации, обеспечиваемой часами реального времени 214 или другим подходящим средством синхронизации. Извлеченная информация сообщения из каждой фазовой очереди сортируется по номеру цикла, а затем организуется по адресу, информации сообщения и любой другой информации, которую следует передать, после чего группируется в циклы контроллером 212 пакетирования по циклам. Выбор циклов контроллером 212 пакетирования по циклам может зависеть от размера сообщения и при необходимости от других параметров, о которых будет сказано ниже.

Поскольку каждый цикл имеет заданную длину, иногда не вся информация сообщения из активного файла 210 поискового вызова может быть передана в текущем цикле, например текущем временном интервале. В частности, если одно или несколько сообщений имеют длину больше той, которую можно разместить в данном цикле, тогда средство пакетирования по циклам 212 может при необходимости фрагментировать длинные сообщения на один или несколько пакетов сообщения для передачи в одном или нескольких циклах, например, временных интервалах, которые могут быть размещены в одной или нескольких фазах, как будет более детально описано ниже. Средство пакетирования по циклам 212 может временно хранить по меньшей мере часть сообщений, предназначенных для передачи в нескольких циклах в таком режиме. Способ фрагментации сообщений и передачи их на приемник передаваемых сигналов данных будет описан ниже.

Предпочтительно в пакетированной по циклам информации любые приоритетные адреса размещаются как самые первые адреса, чтобы передавать их первыми в самых ближайших передаваемых циклах. Пакетированная по циклам информация для каждой фазовой очереди передается в буферы 216 сообщения цикла, которые временно хранят информацию, пакетированную по циклам, пока не придет время ее дальнейшей обработки и передачи. Циклы пакетируются в числовой последовательности, так что когда передается текущий цикл, цикл, который будет передаваться следующим, находится в буфере 216 сообщения цикла, а в отношении следующего за ним цикла производится поиск и пакетирование. В соответствующее время пакетированная по циклам информация, хранящаяся в буфере 216 сообщения цикла, передается на кодер 218 сообщения цикла, вновь сохраняя фазовую очередность.

Кодер 218 цикла кодирует адрес и информацию сообщения в кодовые слова адреса и сообщения, требуемые для передачи данных, как будет описано ниже. Кодированный адрес и кодовые слова сообщения упорядочиваются в блоки, а затем передаются на средство чередования (интерливинга) 220 сообщений цикла, который осуществляет чередование предпочтительно по восемь кодовых слов за раз для передачи традиционным способом. Кодовые слова с чередованием из каждого средства чередования 220 сообщения цикла затем последовательно передаются на фазовый мультиплексор 221, который уплотняет передаваемую информацию на побитовой основе в поток последовательных данных в фазе передачи.

Затем контроллер 204 включает генератор синхронизирующих импульсов цикла 222, который вырабатывает код синхронизации, передаваемый в начале передачи каждого цикла. Код синхронизации мультиплексируется с адресом и информацией сообщения под управлением контроллера 204 с помощью средства 224 сращивания последовательных данных, и из них вырабатывается поток сообщения, сформатированный для передачи надлежащим образом. Этот поток сообщения затем передается на контроллер 226 передатчика, который под управлением контроллера 204 передает поток сообщения по каналу распространения 228. Каналом распространения 228 может быть любой из хорошо известных типов каналов распространения, например проводная линия связи, радиочастотный или микроволновый канал, или спутниковая связь. Распространяемый поток сообщения передается на одну или несколько передающих станций 104, в зависимости от размера системы связи 100.

Сначала поток сообщения передается в двухпортовое буферное ЗУ 230, в котором поток сообщения временно хранится до его передачи. В соответствующий момент времени, определенный схемой синхронизации и управления 232, поток сообщения извлекается из двухпортового буферного ЗУ 230 и передается на вход предпочтительно четырехуровневого ЧМн модулятора 234. Затем модулированный поток сообщения передается на передатчик 236 для передачи через антенну 238.

На фиг. 3, 4 и 5 изображены временные диаграммы, иллюстрирующие формат передачи в протоколе передачи сигналов, используемом в соответствии с предпочтительным вариантом настоящего изобретения. Как показано на фиг. 3, протокол передачи сигналов приводит в действие передачу сообщений на приемники передаваемых сигналов данных, такие как пейджеры, приписанные к одному или нескольким из 128 циклов, обозначенных от цикла 0 до цикла 127. При этом подразумевается, что действительное число циклов в протоколе передачи сигналов может быть больше или меньше, указанного выше. Чем больше число используемых циклов, тем длиннее срок службы батареек, используемых в приемниках передаваемых сигналов данных, работающих в данной системе. Чем меньше число используемых циклов, тем чаще сообщения могут выстраиваться в очередь и передаваться на приемники передаваемых сигналов данных, приписанные к любому конкретному циклу, уменьшая таким образом время ожидания или время, требуемое для передачи сообщений.

Как изображено на фиг. 4, циклы содержат код синхронизации (sync), за которым следует предпочтительно 11 блоков информации сообщения, которые обозначены от блока 0 до блока 10. Как показано на фиг. 5, каждый блок сообщаемой информации содержит предпочтительно восемь кодовых слов адреса, управления или данных, обозначенных от слова 0 до слова 7 для каждой фазы. Следовательно, каждая фаза в цикле позволяет передать до 88 кодовых слов адреса, управления и данных. Кодовые слова адреса, управления и данных предпочтительно представляют собой кодовые слова 31, 21 BCH, содержащие добавленный тридцать второй разряд четности, который обеспечивает лишний разряд расстояния этому набору кодового слова. При этом подразумевается, что могут также использоваться другие кодовые слова, такие как кодовое слово 23, 12 Голея (Golay). В отличие от хорошо известного протокола передачи сигналов POGSAG, предусматривающего кодовые слова адреса и данных, при котором первый разряд кодового слова используется для определения типа кодового слова, как либо адреса, либо данных, такого различия не производится для кодовых слов адреса и данных в протоколе передачи сигналов, используемом в соответствии с предпочтительным вариантом изобретения. Вместо этого кодовые слова адреса и данных определяются их местоположением в отдельных циклах, что также будет более подробно описано ниже.

На фиг. 6 и 7 изображены временные диаграммы, иллюстрирующие код синхронизации, используемый в соответствии с предпочтительным вариантом настоящего изобретения. В частности, как показано на фиг. 6, код синхронизации предпочтительно состоит из трех частей, первый код синхронизации (sync 1), кодовое слово информации цикла (frame info), и второй код синхронизации (sync 2). Как показано на фиг. 7, первый код синхронизации содержит первую и третью части, обозначенные как bit sync 1 и BS 1, чередующиеся с комбинацией разрядов 1,0, обеспечивающие синхронизацию разрядов, и вторую и четвертую части, обозначенные как "A" и ее дополнение которые обеспечивают синхронизацию циклов. Вторая и четвертая части предпочтительно представляют собой единичные кодовые слова 32, 21 BCH, определенные предварительно для обеспечения высокой надежности корреляции кодовых слов, которые также используются для указания скорости передачи данных в битах, с которой передаются адреса и сообщения. В представленной ниже таблице показаны скорости передачи данных в битах, используемые в протоколе передачи сигналов.

Скорость передачи битов - Величина 1600 битов в с - A1 и 3200 битов в с - A2 и 16400 битов в с - A3 и Не определена - A4 и Из таблицы следует, что предварительно определено три скорости передачи данных в битах для передачи адреса и сообщения, хотя подразумевается, что может быть заранее определено также большее или меньшее число скоростей передачи данных в битах, в зависимости от требований системы. Четвертая величина "A" также предварительно определена для будущего использования.

Кодовое слово информации цикла предпочтительно является единичным кодовым словом 32, 21 BCH, которое содержит в части данных заданное число разрядов. Зарезервированных для обозначения номера цикла, например 7 разрядов, кодированных для определения номера от цикла 0 до цикла 127.

Структура второго кода синхронизации предпочтительно подобна описанному выше первому коду синхронизации. Однако в отличие от первого кода синхронизации, который предпочтительно передается с первой установленной скоростью передачи данных в символах, например 1600 битов в с, второй код синхронизации передается со скоростью данных в символах, с которой должны передаваться адрес и сообщение в любом конкретном цикле. Следовательно, второй код синхронизации позволяет приемнику передаваемых сигналов данных достичь "тонкой" синхронизации разрядов и циклов при скорости передачи данных цикла в битах.

В заключение следует сказать, что протокол передачи данных, используемый в предпочтительном варианте настоящего изобретения, содержит 128 циклов, которые включают в себя заданный код синхронизации, за которым следует одиннадцать блоков данных, содержащих восемь слов адреса, управления и сообщения в каждой фазе. Код синхронизации позволяет идентифицировать скорость передачи данных и обеспечивает синхронизацию приемником передаваемых сигналов данных 106 при передаче кодовых слов данных с разными скоростями.

На фиг. 8 изображена электрическая блок-схема приемника передаваемых сигналов данных, например приемника 106 избирательного поискового вызова, в соответствии с предпочтительным вариантом осуществления настоящего изобретения. Основным элементом приемника передаваемых сигналов данных 106 является контроллер 816, в котором предпочтительно используется микрокомпьютер MC68HC05HC11, выпускаемый фирмой Motorola Inc., или эквивалентное ему устройство. Контроллер микрокомпьютера, в данном описании обозначенный как контроллер 816, принимает и обрабатывает вводимые данные от ряда периферийных схем, как показано на фиг. 8, и управляет работой и взаимодействием этих периферийных схем, используя программное обеспечение. В общем, использование контроллера микрокомпьютера для функций обработки и управления хорошо известно специалистам в данной области.

Приемник передаваемых сигналов данных 106 способен принимать данные адреса, управления и сообщения, ниже именуемые как "данные", которые модулируются с использованием предпочтительно двух- и четырехуровневой частотной модуляции. Передаваемые данные принимаются антенной 802, которая связана с входом принимающей стороны 804. Принимающая сторона 804 обрабатывает данные традиционным способом, выдавая на выходе аналоговый четырехуровневый восстановленный сигнал данных, ниже именуемый как восстановленный сигнал данных. Восстановленный сигнал данных передается на вход схемы выделения порогового уровня 808 и на вход четырехуровневого декодера 810.

Схема выделения порогового уровня 808 лучше показана на фиг. 9 и содержит две синхронизированные схемы 902, 904 детекторов уровня, входными данными для которых служит восстановленный сигнал данных. Детектор первого уровня 902 определяет максимальную величину амплитуды сигнала и выдает максимальный пороговый сигнал, который пропорционален обнаруженной максимальной величине амплитуды сигнала. Детектор второго уровня 904 определяет минимальную величину амплитуды сигнала и выдает минимальный пороговый сигнал, пропорциональный обнаруженной минимальной величине амплитуды восстановленного сигнала данных. Выходные сигналы детекторов первого и второго уровня 902 и 904 передаются на выводы резисторов 906 и 912 соответственно. Противоположные выводы 906 и 912 резисторов обеспечивают высокий пороговый выходной сигнал (H_i) и низкий пороговый выходной сигнал (L_o) соответственно. Противоположные выводы 906 и 912 резисторов также связаны с выводами двух резисторов 908 и 910 соответственно. Противоположные выводы двух резисторов 908 и 910 связаны между собой, образуя резистивный делитель, который вырабатывает средний пороговый выходной сигнал (Avg), пропорциональный средней величине восстановленного сигнала данных. Резисторы 906 и 912 имеют величину сопротивления предпочтительно 1R, а резисторы 908 и 910 имеют величину сопротивления предпочтительно 2R , реализуя 17%, 50% и 83% величины порогового выходного сигнала, которые используются для обеспечения декодирования четырехуровневых сигналов данных, как будет описано ниже.

Когда питание подается на принимающую сторону при включении приемника передаваемых сигналов данных 106, селектор 914 тактовой частоты устанавливается через управляющий ввод (центральную выборку) на выбор синхроимпульсов 128Х, т.е. синхроимпульсов, имеющих частоту, эквивалентную минимальной скорости передачи битов данных, которая, как было указано выше, составляет 1600 разрядов в с, умноженной на 128. Синхроимпульсы 128Х вырабатываются генератором 844, изображенным на фиг. 8, которым предпочтительно является генератор 844 синхроимпульсов с кварцевой стабилизацией частоты, работающий на частоте 204,8 кГц. Выход генератора 844 синхроимпульсов 128Х подсоединен к входу делителя частоты 846, который делит выходную частоту пополам, чтобы получить синхроимпульсы 64Х при 102,4 кГц. Как показано на фиг. 9, синхроимпульсы 128Х позволяют детекторам уровня 902, 904 асинхронно определять за очень короткий промежуток времени максимальные и минимальные величины амплитуды сигнала и, таким образом, вырабатывать выходные пороговые сигналы низкой (L_o), средней (Avg) и высокой (H_i) величины, необходимые для декодирования модуляции. После достижения синхронизации символов с синхроимпульсом, как будет описано ниже, контроллер 816 вырабатывает второй управляющий сигнал (центральную выборку), чтобы выбрать синхроимпульс символа 1X, как показано на фиг. 8.

Возвратившись к фиг. 8, видим, что работа четырехуровневого декодера 810 более наглядно показана со ссылкой на фиг. 10. При этом четырехуровневый декодер 810 содержит три компаратора напряжения 1010, 1020, 1030 и декодер символов 1040. Восстановленный сигнал данных передается на вход трех компараторов 1010, 1020, 1030. Высокий пороговый выходной сигнал (H_i) передается на второй вход компаратора 1010, средний пороговый выходной сигнал (Avg) передается на второй вход компаратора 1020 и низкий пороговый выходной сигнал (L_o) передается на второй вход компаратора 1030. Выходные сигналы трех компараторов 1010, 1020 и 1030 передаются на входы декодера символов 1040. Декодер символов 1040 декодирует входные сигналы в соответствии с представленной ниже табл. 1 Как следует из таблицы, когда восстановленный сигнал данных (RCin) меньше всех трех пороговых величин, будет вырабатываться символ 00 (MSB = 0, LSB = 0). После превышения каждой из трех пороговых величин вырабатывается другой символ, как это показано в таблице.

Выходной сигнал MSB четырехуровневого декодера 810 передается на вход синхронизатора символов 812 и обеспечивает входной сигнал восстановленных данных, полученных посредством обнаружения нулевых пересечений в четырехуровневом сигнале восстановленных данных. Положительный уровень ввода восстановленных данных представляет собой два размаха положительных отклонений аналогового четырехуровневого сигнала восстановленных данных выше среднего порогового выходного сигнала, а отрицательный уровень представляет два размаха отрицательных отклонений аналогового сигнала четырехуровневых восстановленных данных ниже среднего порогового выходного сигнала.

Работа синхронизатора символов 812 более наглядно показана со ссылкой на фиг. 11. Синхроимпульс 64X при 102,4 вГц, вырабатываемый делителем частоты 846, передается на вход селектора скорости 32Х 1120. Селектор скорости 32Х 1120 предпочтительно является делителем, который обеспечивает избирательное деление на 1 или 2, чтобы получить выборку синхроимпульса, в 32 раза превышающего скорость передачи символов. Управляющий сигнал (1600/3200) передается на второй вход селектора скорости 32Х 1120 и используется там для выбора тактовой частоты выборки для скорости передачи символов 1600 и 3200 символов в с. Выбранная тактовая частота выборки передается на вход избыточного дискретизатора 32Х 1110, который производят выборку сигнала восстановленных данных (MSB) со скоростью 32 выборки на символ. Выборки символов передаются на вход детектора края данных 1130, который вырабатывает выходной импульс, когда обнаруживает край символа. Выборка синхроимпульса также передается на вход схемы деления на 16/32 1140, которая используется для генерирования синхроимпульсов символа 1X и 2Х, синхронизированных с сигналом восстановленных данных. Схема деления на 16/32 1140 предпочтительно представляет собой счетчик реверсивного действия. Когда детектор края данных 1130 обнаруживает край данных, вырабатывается импульс, который обрабатывается в логическом элементе И 1150 с текущим отсчетом схемы 1140 деления на 16/32. Одновременно детектор 1130 края данных вырабатывает импульс, который также передается на вход схемы 1140 деления на 16/32. Когда импульс, переданный на вход логического элемента И 1150, появляется перед выработкой отсчета 32 схемой 1140 деления на 16/32, выходной сигнал, выработанный логическим элементом И 1150, вызывает приращение отсчета схемы 1140 деления на 16/32 на единицу в ответ на импульс, переданный на вход схемы 1140 деления на 16/32 от детектора края данных 1130, а когда импульс, переданный на вход логического элемента И 1150, появляется после выработки отсчета 32 схемой 1140 деления на 16/32, выходной сигнал, выработанный логическим элементом И 1150, вызывает задержку счета в схеме 1140 деления на 32/64 единицу в ответ на импульс, который передан на вход схемы 1140 деления на 32/64 от детектора края данных 1130, обеспечивая таким образом синхронизацию синхроимпульсов символов 1X и 2Х с сигналом восстановленных данных. Вырабатываемые тактовые частоты символов более наглядно показаны в табл. 2 Из табл. 2 видно, что синхроимпульсы символов 1X и 2Х вырабатываются со скоростью 1600, 3200 и 6400 разряда в с и синхронизируются с сигналом восстановленных данных.

Преобразователь четырех уровней в двоичную форму 814 будет более понятен со ссылкой на фиг. 12. Синхроимпульс символа 1X передается на первый вход для синхроимпульсов селектора частоты синхронизации 1210. Синхроимпульс символа 2Х также передается на второй ввод для синхроимпульсов селектора частоты синхронизации 1210. Выходные сигналы символов (MSB - старший разряд, LSB - младший разряд) передаются на входы селектора входных данных 1230. Сигнал селектора (2L/4L) передается на селекторный вход селектора частоты синхронизации 1210 и селекторный вход селектора входных данных 1230 и обеспечивает управление преобразованием выходных сигналов символов либо как двухуровневых данных FSK, либо как четырехуровневых данных FSK. Когда выбирается преобразование двухуровневых данных FSK(2L), выбирается только выход MSB, который подсоединен к входу параллельно-последовательного преобразователя 1220. Входной синхроимпульс 1X выбирается селектором частоты синхронизации 1210, что приводит к выработке потока одноразрядных двоичных данных на выходе параллельно-последовательного преобразователя 1220. Когда выбирается преобразование четырехуровневых данных FSK (4L), выбираются оба выхода LSB и MSB, которые подсоединены к входам параллельно-последовательного преобразователя 1220. Входной синхроимпульс 2Х выбирается селектором частоты синхронизации 1210, что приводит к выработке последовательного потока двухразрядных двоичных данных при частоте синхронизации 2Х на выходе параллельно-последовательного преобразователя 1220.

Как показано на фиг. 8, что последовательный поток двоичных данных, выработанный преобразователем четырех уровней в двоичную форму 814, передается на входы коррелятора кода синхронизации 818 и демультиплексора 820. Коррелятор кода синхронизации 818 более подробно показан на фиг. 13. Предварительно установленные комбинации синхрослова "A" извлекаются контроллером 816 из кодовой памяти 822 и передаются на коррелятор слова "A" 1310. Когда принятая комбинация синхронизации совпадает с одной из предварительно установленных комбинаций синхрослова "A" в пределах допустимой погрешности, вырабатывается выходной сигнал "A" или и передается на контроллер 816. Конкретная коррелированная комбинация синхрослова "A" или обеспечивает синхронизацию для цикла начала слова идентификации (ID) цикла, а также определяет требуемую скорость передачи данных сообщения в битах, как было описано выше.

Последовательный поток двоичных данных также передается на вход декодера слова цикла 1320, который декодирует слово цикла и обеспечивает индикацию номера цикла, принимаемого в данный момент контроллером 816. При достижении синхронизации, в частности, после первоначального включения приемника передаваемых сигналов данных, питание подается на принимающую сторону от схемы сбережения ресурса батареек 848, как показано на фиг. 8, где обеспечивает прием синхрослова "A", как было описано выше, и продолжает подаваться для обеспечения обработки остальной части кода синхронизации. Контроллер 816 сравнивает номер принимаемого в данный момент цикла со списком из одного или нескольких присвоенных номеров циклов, обычно хранящихся в кодовой памяти 822. Присвоенные номера циклов могут быть присвоены приемнику передаваемых сигналов данных 106 разными способами, которые будут более подробно описаны ниже.

Если номер принимаемого в настоящий момент цикла отличается от присвоенного списка из одного или нескольких номеров, тогда контроллер 816 вырабатывает сигнал сбережения ресурса батареек, который передается на вход схемы сбережения ресурса батареек 848, приостанавливая подачу питания на принимающую сторону. Подача питания будет приостановлена до следующего цикла, присвоенного данному приемнику передаваемых сигналов данных, при котором контроллер 816 вырабатывает сигнал для схемы сбережения ресурса батареек, передаваемый на схему сбережения ресурса батареек 848 для включения подачи питания на принимающую сторону и обеспечения приема соответствующего цикла.

Вернемся к описанию работы коррелятора синхронизации, изображенного на фиг. 13. Предварительно установленная комбинация синхрослова "C" извлекается контроллером 816 из кодовой памяти 822 и передается на коррелятор слова "C" 1330. Когда принятая комбинация синхронизации соответствует предварительно определенной комбинации синхрослова "C" в пределах допустимой погрешности, вырабатывается выходной сигнал "C" или "C", который передается на контроллер 816. Коррелированное конкретное синхрослово "C" или обеспечивает точную синхронизацию цикла для начала части данных цикла.

Как показано на фиг. 8, начало части реальных данных цикла устанавливается контроллером 816, вырабатывающим сигнал начала блока (Blk Start), который передается на входы