Способ и устройство распознавания классов сигналов

Способ и устройство распознавания классов сигналов

Реферат

 

Предлагаемые объекты изобретения, объединенные единым изобретательским замыслом, относятся к радиотехнике, а именно к автоматике и технической диагностике параметров сигналов, и могут быть использованы при построении распознающих автоматов для комплексов технического анализа и распознавания классов сигналов. Достигаемым техническим результатом изобретения является разработка способа и устройства распознавания классов сигналов, обеспечивающих возможность распознавания СКК с решетчатым кодированием и одновременно не усложняющих конструкцию устройства, его реализующего. Способ распознавания классов сигналов заключается в приеме Q реализаций сигнала, их запоминании и нахождении на основе обработки событий, называемых запрещенными, подсчете их общего числа S и сравнении вычисленного значения с заданным пороговым S_п, при выполнении условия S < S_п сигнал идентифицируют, как имеющий СКК с решетчатым кодированием. Устройство распознавания классов сигналов содержит блок формирования адресов 1, блок памяти 2, блок определения запрещенных событий 3, блок принятия решения 4. Блок 1 управляет запоминанием и считыванием принимаемых реализаций в блоке 2. Блок 2 запоминает реализации на время анализа и передает сформированные под управлением блока 1 две группы реализации в блок 3. Блок 3 выявляет запрещенные события путем сравнения этих двух групп реализаций, селекции вариантов, когда в паре групп только одна пара не совпадает и сравнении младших разрядов реализаций в этой паре. Блок 4 подсчитывает число запрещенных событий, управляет процессом анализа и принимает решение о наличии в сигнале СКК с решетчатым кодированием. 2 с. и 6 з.п. ф-лы, 9 ил.

Предлагаемые объекты изобретения объединены единым изобретательским замыслом, относятся к радиотехнике, а именно к автоматике и технической диагностике параметров сигналов, и могут быть использованы при построении распознающих автоматов для комплексов технического анализа и распознавания классов сигналов.

Известен способ распознавания классов сигналов [см. А. С. СССР N 1304045 A2, G 06 K 9/00, 15.04.87]. Данный способ предусматривает одновременный прием сигнала на m демодулирующих устройств (где m=1, 2, 3,... - количество различных классов сигналов, которые можно распознать). Путем последующего анализа ширины спектров, а также гармонических составляющих входного сигнала на выходах демодуляторов и умножителей частоты обнаруживается, к какому из m классов принадлежит сигнал или делается вывод, что принимаемый сигнал не принадлежит ни к одному из возможных классов.

Однако указанный аналог имеет недостатки. Например, его реализация приводит к излишней громоздкости устройства, его реализующего, т.к. на каждый возможный класс сигнала необходим индивидуальный канал распознавания. Узка область применения, т.к. не позволяет распознавать сигналы, применяющие сигнально-кодовые конструкции (СКК) с решетчатым кодированием.

Наиболее близким по своей технической сущности по отношению к заявленному способу является способ корреляционного сравнения Q реализаций сигнала, реализованный в известном устройстве [см. А.с. СССР N 1667117, A2, кл. G 06 K 9/00, 10.05.89] . Данный способ относится к числу синхронных способов и предусматривает потактную работу с частотой 1/T, где T - длительность такта работы сети. Способ-прототип заключается в следующем: принимают Q реализаций сигнала, клиппируют их, коммутируют все Q реализаций попарно, каждая с каждой, и подсчитывают коэффициенты корреляции в каждой паре, умножают коэффициент корреляции каждой пары на весовой коэффициент данной пары, хранящийся в базе данных и соответствующий определенному классу сигналов, складывают полученные произведения, а результат сравнивают с пороговым значением и идентифицируют класс сигнала. При таком способе обеспечивается распознавание более широкого класса сигналов за счет хранения индивидуальных признаков большого числа классов сигналов в базе данных и возможности функционирования способа в режиме обучения.

Однако способ-прототип имеет недостатки: - узкая область применения, т.к. данный способ предназначен для распознавания N-мерных сигналов, как правило, давно и широко используемых, с хорошими корреляционными свойствами. Однако он не приспособлен к распознаванию сигналов, реализующих технологию СКК с решетчатым кодированием; - устройство, реализуемое по данному способу, отличается громоздкостью и сложностью, особенно при повышении точности распознавания, т.к. даже незначительное увеличение объема выборки реализаций приводит к существенному возрастанию количества необходимых элементов устройства.

Известны устройства для распознавания различных классов сигналов. Так, устройство для распознавания классов сигналов [см. А.с. СССР N 1317463 A2, кл. G 06 K 9/00, 26.03.85] содержит первый и второй умножители частоты, первый, второй и третий анализаторы мгновенного спектра, первый и второй блоки сравнения, первый и второй компараторы, элемент И, первый и второй фазовые детекторы, генератор опорного напряжения, инвертор; входы первого анализатора мгновенного спектра, умножителя на восемь, умножителя на четыре, первого фазового детектора и генератора опорного напряжения включены в параллель и являются сигнальным входом устройства, а выход генератора опорного напряжения подключен ко второму входу фазового детектора, выход первого анализатора мгновенного спектра подключен к первым входам первого и второго блоков сравнения сигналов, вход инвертора подключен к выходу второго компаратора, вторые входы первого и второго блоков сравнения подключены соответственно к выходам второго и третьего анализаторов мгновенного спектра, выходы умножителя на восемь и умножителя на четыре подключены соответственно ко входам второго и третьего анализаторов мгновенного спектра, а выходы первого и второго блоков сравнения сигналов подключены соответственно к первым входам первого и второго компараторов, вторые входы которых являются входами первого и второго пороговых напряжений, выход первого компаратора подключен к первому входу элемента И, ко второму входу которого подключен выход инвертора.

Однако известное устройство имеет недостатки: - узкую область применения; - неприемлемо для распознавания сигналов СКК с решетчатым кодированием; - имеет относительно сложную конструкцию.

Наиболее близким по своей технической сущности является устройство, описанное в [А.с. СССР N 1667117 A2, кл. G 06 K 9/00, 10.05.89].

Устройство прототип состоит из пороговых элементов 1-1,..., 1-N, первого ключа, первого счетчика, генератора тактовых импульсов, второго ключа, N элементов И, второго счетчика, первого элемента задержки, элемента ИЛИ, второго элемента задержки, блока памяти, перемножителя, накапливающего сумматора, блока принятия решения, мультиплексора, M счетчиков, M элементов совпадения (где M=N(N-1)/2), информационные входы мультиплексора подключены к информационным выходам соответствующих счетчиков группы, а его выход соединен с первым входом перемножителя, второй вход и выход которого соединены соответственно с выходом блока памяти и информационным входом накапливающего сумматора, вход блока принятия решения соединен с выходом накапливающего сумматора, а выход блока принятия решения является информационным выходом устройства, выход генератора тактовых импульсов подключен к первым входам первого и второго ключей, вторые входы которых соединены с выходом переполнения первого счетчика, выход первого ключа соединен с информационным входом второго счетчика, выход переполнения которого подключен к входу первого элемента задержки, выход которого подключен к третьим входам первого и второго ключей и входам сброса первого и второго счетчиков, накапливающего сумматора и счетчиков групп, информационные входы которых соединены с выходами соответствующих элементов совпадения группы, информационный выход второго счетчика подключен ко входу управления мультиплексора, адресному входу управления блока памяти и входу элемента ИЛИ, выход которого подключен ко входу второго элемента задержки, выход которого соединен со входом синхронизации накапливающего сумматора, выход второго ключа подключен к информационному входу первого счетчика и к первым входам элементов И группы, вторые входы которых соединены с выходами соответствующих пороговых элементов группы, входы которых являются информационными входами устройства, при этом первый и второй входы каждого элемента совпадения группы подключены соответственно к выходам соответствующих i-го и j-го элементов И группы, где i=1,.. . N-1; j=2...N; i<j.

Целью заявленных объектов изобретения является разработка способа и устройства распознавания классов сигналов, обеспечивающих возможность распознавания СКК с решетчатым кодированием и одновременно не усложняющих конструкцию устройства, его реализующего.

Поставленная цель достигается тем, что в известном способе, заключающемся в приеме Q реализаций сигнала, по Y разрядов в каждой реализации сигнала, их обработке и на основе обработки идентификации класса принятого сигнала. После приема Q реализаций сигнала, их запоминают, а для обработки реализаций сигнала их группируют по K реализаций в группе, где K_min<K. Сравнивают попарно группы реализаций. Выделяют пары групп реализаций, отличающиеся друг от друга лишь одной реализацией. Сравнивают младшие разряды отличающихся друг от друга реализаций в каждой выделенной паре групп реализаций. Вычисляют общее число несовпадений младших разрядов в сравниваемых реализациях. Сравнивают общее число несовпадений S с заданным пороговым значением S_п. И при выполнении условия S<S _{сигнал идентифицируют, как имеющий сигнально-кодовую конструкцию с решетчатым кодированием.}

При группировании Q реализаций сигнала, последовательно числу K реализаций, включаемых в группу реализаций, присваивают значения начиная, с K= K_max-(j-1) до K=K_min, где j=1, 2, 3,...,(K_max-K_min+1), а номеру реализации, начиная с которого группируют соответствующую группу реализаций, присваивают последовательно значения = 1, 2, 3,..., Q-(2K-1), после чего для каждой пары значений K и в первую группу включают реализации с номерами: j+( -1); j+1+( -1);...,(K-1)+j+( -1); во вторую - K+j+( -1); (K+1)+j+( -1); (K+2)+j+( -1),..., (2K-1)+j+( -1); а в i-e группы, где i=3,4,5,..., Q-2(K-1), включают реализации с номерами: (K-1)+j+( -1)+(i-1); (K - 1)+j+(-1)+i; (K-1)+j+( -1)+(i+1),..., (2K-1)+j+( -1)+(i-2); Общее число Q принимаемых реализаций сигнала выбирают из условия Q>100, а значения K_min и K_max выбирают в пределах K_min=2...3, K_max=4,...100, а пороговое значение числа несовпадений S_п выбирают в зависимости от качества канала связи в пределах S_п= 10...1000.

Указанная выше совокупность существенных признаков, благодаря статистической обработке реализаций сигнала и на ее основе выделении индивидуальных распознающих признаков класса сигнала, позволяет распознавать сигналы СКК с решетчатым кодированием и определять длину памяти помехоустойчивого решетчатого кодера.

Поставленная цель в заявленном устройстве достигается тем, что в известное устройство распознавания классов сигналов, содержащее блок памяти и блок принятия решения, первый информационный выход которого является первым информационным выходом устройства, дополнительно введены блок формирования адресов и блок определения запрещенных событий. Синхронизирующий вход блока формирования адресов является синхронизирующим входом устройства. Два N-адресных выхода блока формирования адресов подключены соответственно к двум N-адресным входам блока памяти. Выход управления режимом блока формирования адресов подключен ко входу выбора режима блока памяти. Выход конец окна блока формирования адресов подключен к решающему входу блока определения запрещенных событий. Сигнализирующий выход блока формирования адресов подключен к блокирующему входу блока принятия решения. Установочный вход блока формирования адресов подключен к выходу стоп - анализ блока принятия решения. N-разрядный вход размер окна блока формирования адресов подключен соответственно к N-разрядному выходу размер окна блока принятия решения. Синхронизирующий выход блока формирования адресов подключен к синхронизирующему входу блока памяти. Режимный вход блока формирования адресов подключен к режимному выходу блока принятия решения. Первые и вторые Y-разрядные выходы данных блока памяти подключены соответственно к первым и вторым Y-разрядным входам данных блока определения запрещенных событий. Y информационных входов блока памяти являются Y информационными входами устройства. Решающий выход блока определения запрещенных событий подключен к счетному входу блока принятия решения. А второй N-разрядный информационный выход блока принятия решения является соответственно вторым N-разрядным информационным выходом устройства.

Блок формирования адресов состоит из первого и второго двоичных N-разрядных счетчиков, двоичного N-разрядного счетчика с предустановкой, первого, второго, третьего, четвертого и пятого элементов 2И, первого, второго, третьего, четвертого и пятого элементов 2ИЛИ, JK-триггера, элемента ИЛИ-НЕ, первого и второго N-разрядных сумматоров. Синхронизирующий вход блока формирования адресов подключен соответственно к синхронизирующему выходу блока формирования адресов, тактовому входу JK- триггера, второму входу третьего элемента 2И, второму входу пятого элемента 2И. Установочный вход блока формирования адресов подключен ко второму входу четвертого элемента 2ИЛИ, выход которого подключен к сигнализирующему выходу блока формирования адресов и установочным входам второго двоичного N-разрядного счетчика, двоичного N-разрядного счетчика с предустановкой и первому входу пятого элемента 2ИЛИ, выход которого подключен к установочному входу первого двоичного N-разрядного счетчика. Режимный вход блока формирования адресов подключен ко второму входу третьего элемента 2ИЛИ. Выход третьего элемента 2ИЛИ подключен к первому и второму информационным входам JK-триггера, выход которого подключен ко входу элемента ИЛИ-НЕ, выходу управления режимом блока формирования адресов, первому входу второго элемента 2И, первому входу третьего элемента 2И, второму входу четвертого элемента 2И. Инверсный выход элемента ИЛИ-НЕ подключен к первому входу первого элемента 2И и первому входу пятого элемента 2И. Выход первого элемента 2И подключен к первому входу первого элемента 2ИЛИ, второй вход которого подключен к выходу второго элемента 2И, а выход к счетному входу первого двоичного N-разрядного счетчика. Выход третьего элемента 2И подключен к счетному входу двоичного N-разрядного счетчика с предустановкой, выход переполнения которого подключен ко второму входу второго элемента 2И и является выходом конец окна блока формирования адресов. N-разрядный информационный вход двоичного N-разрядного счетчика с предустановкой является N-разрядным входом размер окна блока формирования адресов. Выход четвертого элемента 2И подключен ко второму входу пятого элемента 2ИЛИ и первому входу второго элемента 2ИЛИ, второй вход которого подключен к выходу пятого элемента 2И, а выход к счетному входу второго двоичного N-разрядного счетчика. N-разрядный выход которого подключен ко второму N-разрядному информационному входу второго сумматора. Выход переполнения второго сумматора подключен к первому входу четвертого элемента 2ИЛИ и первому входу третьего элемента 2ИЛИ. N-разрядный выход счетчика с предустановкой подключен соответственно ко второму N-разрядному информационному входу первого сумматора и первому N-разрядному информационному входу второго сумматора. N-разрядный выход первого счетчика подключен к первому N-разрядному информационному входу первого сумматора, N-разрядный выход которого является первым N-адресным выходом блока формирования адресов, а выход переполнения подключен к первому входу четвертого элемента 2И. N-разрядный выход второго сумматора является вторым N-адресным выходом блока формирования адресов.

Блок памяти состоит из первого и второго динамических оперативных запоминающих устройств. Y информационных входа первого и второго динамических оперативных запоминающих устройств являются соответственно Y информационными входами блока памяти. N-разрядные адресные входы первого и второго ОЗУ являются соответственно первыми и вторыми N-адресными входами блока памяти. Входы выбора режима первого и второго ОЗУ являются соответственно первыми и вторыми входами выбора режима блока памяти. Y-разрядные выходы данных первого и второго ОЗУ являются соответственно первым и вторым Y-разрядным выходом данных блока памяти. Синхронизирующий вход блока памяти подключен к тактовым входам первого и второго ОЗУ.

Блок определения запрещенных событий состоит из схемы сравнения, двоичного Y-разрядного счетчика, (Y-1) элементов НЕ, Y-входового элемента И, первого, второго и третьего элементов 2И, Y-разрядного сумматора, одноразрядного одношагового регистра сдвига. Первые и вторые Y-разрядные входы данных сумматора, первые и вторые Y- разрядные входы данных схемы сравнения, являются соответственно первыми и вторыми Y-разрядными входами данных блока определения запрещенных событий. Инверсный выход схемы сравнения подключен к счетному входу счетчика, а также к первому входу второго элемента 2И и управляющему входу одноразрядного регистра сдвига. Выход младшего выходного разряда счетчика прямо, а остальные (Y-1) выхода счетчика через (Y-1) элемента НЕ соответственно, подключены ко входам Y-входового элемента И, выход которого подключен к первому входу первого элемента 2И, выход которого подключен к первому входу третьего элемента 2И, выход которого является решающим выходом блока определения запрещенных событий. Решающий вход блока определения запрещенных событий подключен к обнуляющему входу счетчика, второму входу первого элемента 2И и обнуляющему входу одноразрядного регистра сдвига. Выход младшего разряда сумматора подключен ко второму входу второго элемента 2И, выход которого подключен к первому и второму информационным входам одноразрядного регистра сдвига, выход которого подключен ко второму входу третьего элемента 2И.

Блок принятия решения состоит из счетчика, элемента НЕ, первого и второго элементов 2И, элемента 3ИЛИ, магистрального элемента, реверсивного двоичного N-разрядного счетчика. Счетный вход счетчика является счетным входом блока принятия решения. Блокирующий вход блока принятия решения подключен к обнуляющему входу счетчика и первому входу первого элемента 2И. Выход переполнения счетчика соединен со счетным входом реверсивного счетчика, первым входом второго элемента 2И, вторым входом элемента 3ИЛИ, а также через элемент НЕ со вторым входом первого элемента 2И, выход которого подключен к первому входу элемента 3ИЛИ и входу данных магистрального элемента, выход которого является первым информационным выходом блока принятия решения. Выход второго элемента 2И подключен к третьему входу элемента 3ИЛИ и установочному входу реверсивного счетчика, N-разрядный выход данных которого является N-разрядным выходом размер окна и вторым N-разрядным информационным выходом блока принятия решения. Выход переполнения реверсивного счетчика соединен со вторым входом второго элемента 2И и является режимным выходом блока принятия решения. Выход элемента 3ИЛИ соединен со входом управления магистрального элемента и является выходом стоп анализа блока принятия решения.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленным техническим решениям, отсутствуют, что указывает на соответствие заявленных изобретений условию патентоспособности "новизна".

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками заявленных объектов, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленных изобретений преобразований на достижение указанных технических результатов. Следовательно, заявленные изобретения соответствуют условию патентоспособности "изобретательский уровень".

Заявленный способ и устройство, его реализующее, поясняются чертежами: фиг. 1 - схема разбиения сигнала с СКК на вложенные подансамбли; фиг. 2 - схема, поясняющая предлагаемый способ распознавания; фиг. 3 - общая структурная схема устройства; фиг. 4 - схема блока формирования адресов; фиг. 5 - схема блока памяти; фиг. 6 - схема блока определения запрещенных событий; фиг. 7 - схема блока принятия решения; фиг. 8 - схема двоичного N-разрядного счетчика; фиг. 9 - схема двоичного N-разрядного считчика с предустановкой.

Возможность реализации заявленного способа объясняется следующим образом.

Сигнально-кодовыми конструкциями (СКК) называются согласованные варианты ансамбля сигналов, помехоустойчивого и манипуляционного кодов, обеспечивающие улучшение энергетической и частотной эффективности канала связи (см. В. А. Григорьев. Передача сигналов в зарубежных информационно-технических системах. Санкт-Петербург: ВАС, 1995г.).

Широко используемый в СКК способ согласования кодера и модулятора основан на разбиении M-позиционного ансамбля сигналов на подансамбли с увеличивающимися минимальными расстояниями между сигнальными точками подансамблей при определенном правиле их двоичного кодирования. Правило такого разбиения для ансамбля сигналов ФМ-8 показано на фиг. 1. Здесь, в качестве геометрической интерпретации сигнала с фазовой манипуляцией ФМ-8 каждый из восьми возможных сигналов будет отображаться на поверхности окружности (радиус которой соответствует амплитуде сигнала) в виде сигнальных точек через каждые 45 градусов. Отбор сигналов, попадающих в каждый подансамбль, производится по кольцу через одну сигнальную точку.

Преимущественное развитие и практическое применение получили СКК на основе решетчатого кодирования. В СКК данного вида для передачи m бит применяется решетчатое кодирование с относительной скоростью R=m/m+1 совместно с ансамблем, состоящим из 2^m+1 сигналов.

Способ распознавания передач, применяющих СКК на основе решетчатого кодирования, заключается в сравнении на выборке длиной Q канальных символов "скользящим окном" всех комбинаций длиной К друг с другом, где K/2 - предполагаемая память помехоустойчивого сверхточного кодера, и последующем подсчете частоты появления запрещенных событий. При отсутствии последних, или если их количество обусловлено только действием шумов в канале, выносится решение об обнаружении сигнально-кодовой конструкции и о величине памяти помехоустойчивого решетчатого кодера, равной половине длины окна.

Способ распознавания передач, применяющих СКК на основе решетчатого кодирования, основан на следующих утверждениях [9, стр. 55-67].

Утверждение 1. Для кодера решетчатого кода с относительной скоростью кодирования R=m/(m+1) и памятью K/2 максимальная длина двух различных путей в решетчатой диаграмме, порождающих одинаковые последовательности символов, равна ((K/2)-1).

Это утверждение справедливо и для известных решетчатых нелинейных кодов, так как привносимая нелинейность, как правило, не изменяет свойств симметричности, присущей линейным СКК. В любом случае длина двух различных путей должна быть ограничена, в противном случае код становится катастрофическим.

Обозначим через B₀ и B₁ вложенные подансамбли, полученные на первом шаге разбиения исходного ансамбля сигналов A₀, и приведем второе утверждение (фиг. 1).

Утверждение 2. Если для СКК на основе решетчатого кодирования с относительной скоростью кодирования R=m/(m+1) длина двух различных путей в решетчатой диаграмме, порождающих одинаковые последовательности, равна (K/2)-1 символов, то у любых двух отрезков длиной K символов, взятых из кодовой последовательности, у которых совпадают все пары символов, кроме одной, символы этой пары принадлежат одновременно подансамблю B₀ или B₁.

Таким образом, при сравнении двух кодовых последовательностей друг с другом, или кодовой последовательности самой с собой окнами длиной K по принципу "каждое с каждым" будут отсутствовать события, называемые запрещенными, когда у сравниваемых окон будет единственная пара несовпадающих символов, и эти символы одновременно не принадлежат подансамблю B₀ или B₁.

Q реализаций анализируемого сигнала в виде последовательности Y-разрядных двоичных кодовых комбинаций принимаются и запоминаются на время полного цикла анализа. Указанная последовательность из Q Y-разрядных реализаций представлена в строке а) фиг. 2, где Y выбрано равной 3. В данной двоичной последовательности "1" соответствует импульс, а "0" его отсутствие. Каждая Y разрядная реализация запоминается под определенным номером от 1 до Q. Таким образом, появляется возможность проводить статистический анализ, полученной выборки реализаций, по интересующим признакам.

Для обработки: из имеющейся последовательности кодовых комбинаций группируют пару групп последовательностей по K реализаций в группе. Причем, K_min= 2, выбирается из того расчета, что минимальное количество ячеек памяти в решетчатом кодере - одна, а значит минимальная допустимая труппа реализаций включает две кодовые комбинации. В настоящее время решетчатый кодер включает до нескольких десятков ячеек памяти, как правило не больше 30, поэтому ограничиваем доступное значение K_max100, т.к. увеличение K_max ведет к увеличению времени анализа. В первую группу входят первые K реализаций, во вторую входят реализации, начиная с K+1 по 2K. Например, в строке б) фиг. 2 показана первая группа реализаций для K=4, которая включает первую реализацию - 110, вторую - 010, третью - 001 и четвертую - 000. Во вторую группу - строка в) фиг. 2, входят соответственно пятая реализация (4+1=5)-011, шестая - 100, седьмая - 010 и восьмая - 010. В этих двух группах последовательно сравниваются соответствующие реализации и на основании сравнения принимается решение об их одинаковости или различии. Так первая реализация сравнивается с пятой, вторая с шестой, третья с седьмой, четвертая с восьмой и в результате делается вывод о том, что все они различны. После сравнения первой пары групп реализаций анализу подвергается вторая пара групп длиной K. Причем первая группа остается прежней, а вторая группа начинается уже с K+2 реализации, которая показана в строке г) фиг. 2 и включает соответственно шестую, седьмую, восьмую и девятую реализации. Они сравниваются так же, как и первая пара групп, но в отличие от первой пары, в данной паре групп реализаций вторая реализация первой группы - 010 и соответствующая ей седьмая реализация второй группы совпадают. На каждом следующем цикле сравнения первая группа реализаций в паре остается без изменений, а вторая смещается от начала на одну реализацию. Так продолжается до тех пор, пока во второй группе пары в K реализаций не запишется последняя Q реализация, например 010, показанная в строке е) фиг. 2. После этого в первой группе производится смещение на одну реализацию от начала и тогда первая группа будет включать вторую - 010, третью - 001, четвертую - 000 и пятую 011 реализации - строка ж) фиг. 2, соответственно сместится на одну реализацию и начало 2-ой группы, которая будет включать шестую - 100, седьмую - 010, восьмую - 010 и девятую - 001 реализации - строка з) фиг.2. Так же, как и в первом цикле, осуществляется сравнение групп. Процесс формирования групп и их сравнение будет продолжаться до тех пор, пока имеется возможность сохранить длину группы в K, т.е. до момента, показанного в строке м) и н) фиг.2, когда в первую группу реализаций входят Q-(2K-1) или (Q-7) - 001, (Q-6) - 010, (Q-5) - 100, (Q-4) - 010 реализации, а во вторую соответственно (Q-3) - 101, (Q-2) - 001, (Q-1) - 011, Q - 010 реализации.

Затем количество реализаций в группе уменьшается на одну, т. е. например, в первую группу будут входить 1, 2 и 3 реализации, а во вторую 4, 5 и 6, т. е. их становится K-1 реализация в группе и цикл их сравнения повторяется, пока длина групп не достигнет выбранного порогового значения - K_min. Этим реализуется способ сравнения групп "скользящим окном" каждая с каждой.

На каждом цикле сравнения пары групп реализаций в "скользящем окне" подсчитывается число не совпавших реализаций. Если число несовпадений равно "1", то проверяют, принадлежит ли данная отличающаяся пара реализаций разным подансамблям разбиения (B₀ или B₁). Это делается сравнением младших разрядов кодовых комбинаций, т. к. из фиг.1 следует, что реализации, принадлежащие одному подансамблю, имеют одинаковое значение младшего разряда. Например, пусть сравниваются две группы по четыре реализации: первая - 100, 010, 111, 101 вторая - 001, 010, 111, 101 видно, что различны только первые реализации этих групп - 100 и 001, которые принадлежат соответственно подансамблям B₀ и B₁, т.е. разным подансамблям. Следовательно, суммированием значений младших разрядов кодовых комбинаций принимается решение о принадлежности реализаций к разным подансамблям, если сумма равна "1" и одинаковым, если равна "0". Затем подсчитывается количество реализаций, принадлежащих разным подансамблям, сравнивается их число с пороговым значением, после чего идентифицируется класс сигнала. При превышении порога принимают решение об отсутствии СКК, в противном случае - о наличии СКК. Причем, в случае обнаружения СКК, длина памяти кодера равна K/2.

Результаты расчетов и моделирования позволяют сделать вывод о том, что этот способ не требует значительных временных затрат, так для СКК с K/2=2, 3 и 4 требуемый объем выборки не превышает Q=200, 640 и 2500 канальных символов соответственно.

Устройство распознавания классов сигналов, показанное на фиг. 3, состоит из: блока формирования адресов 1, блока памяти 2, блока определения запрещенных событий 3, блока принятия решения 4, первый информационный выход которого является первым информационным выходом устройства. Синхронизирующий вход блока формирования адресов 1 является синхронизирующим входом устройства. Два N-адресных выхода блока формирования адресов 1 подключены соответственно к двум N-адресным входам блока памяти 2. Выход управления режимом блока формирования адресов 1 подключен ко входу выбора режима блока памяти 2. Выход конец окна блока формирования адресов 1 подключен к решающему входу блока определения запрещенных событий 3. Сигнализирующий выход блока формирования адресов 1 подключен к блокирующему входу блока принятия решения 4, а установочный вход блока формирования адресов 1 подключен к выходу стоп - анализа блока принятия решения 4. N-разрядный вход размер окна блока формирования адресов 1 подключен соответственно к N-разрядному выходу размер окна блока принятия решения 4. Синхронизирующий выход блока формирования адресов 1 подключен к синхронизирующему входу блока памяти 2. Режимный вход БФА 1 подключен к режимному выходу БПР 4. Первые и вторые Y-разрядные выходы данных блока памяти 2 подключены соответственно к первым и вторым Y-разрядным входам данных блока определения запрещенных событий 3. Y-информационных входов блока памяти 2 являются Y информационными входами устройства. Решающий выход блока определения запрещенных событий 3 подключен к счетному входу блока принятия решения 4, а второй N-разрядный информационных выхода блока принятия решения 4 является вторым N-разрядным информационным выходом устройства.

Блок формирования адресов 1, показанный на фиг. 4, предназначен для управления записью и чтением Q реализаций сигнала в блоке памяти 2 путем формирования соответствующей последовательности адресов записи/чтения и состоит из первого 1.12 и второго 1.14 двоичных N-разрядных счетчиков, двоичного N-разрядного счетчика с предустановкой 1.13, первого 1.1, второго 1.3, третьего 1.4, четвертого 1.5 и пятого 1.7 элементов 2И, первого 1.2, второго 1.6, третьего 1.8, четвертого 1.11 и пятого 1.17 элементов 2ИЛИ, JK-триггера 1.9, элемента ИЛИ-НЕ 1.10, первого 1.15 и второго 1.16 N-разрядных сумматоров. Синхронизирующий вход блока формирования адресов 1 подключен соответственно к синхронизирующему выходу блока формирования адресов 1, тактовому входу JK-триггера 1.9, второму входу первого элемента 2И 1.1, второму входу третьего элемента 2И 1.4, второму входу пятого элемента 2И 1.7. Установочный вход блока формирования адресов 1 подключен ко второму входу четвертого элемента 2ИЛИ 1.11, выход которого подключен к сигнализирующему выходу блока формирования адресов 1, установочному входу второго двоичного N-разрядного счетчика 1.14, двоичного N-разрядного счетчика с предустановкой 1.13 и первому входу пятого элемента 2ИЛИ 1.17, выход которого подключен к установочному входу первого двоичного N-разрядного счетчика 1.12. Режимный вход БФА1 подключен ко второму входу третьего элемента 2ИЛИ 1.8. Выход третьего элемента 2ИЛИ 1.8 подключен к первому и второму информационным входам JK-триггера 1.9, выход которого подключен к входу элемента ИЛИ-НЕ 1.10, выходу управления режимом блока формирования адресов 1, первому входу второго элемента 2И 1.3, первому входу третьего элемента 2И 1.4, второму входу четвертого элемента 2И 1.5. Инверсный выход элемента ИЛИ-НЕ 1.10 подключен к первому входу первого элемента 2И 1.1 и первому входу пятого элемента 2И 1.7. Выход первого элемента 2И 1.1 подключен к первому входу первого элемента 2ИЛИ 1.2, второй вход которого подключен к выходу второго элемента 2И 1.3, а выход к счетному входу первого двоичного N-разрядного счетчика 1.12. Выход третьего элемента 2И 1.4 подключен к счетному входу двоичного N-разрядного счетчика с предустановкой 1.13, выход переполнения которого подключен ко второму входу второго элемента 2И 1.3 и является выходом конец окна блока формирования адресов 1. N-разрядный информационный вход двоичного N-разрядного счетчика с предустановкой 1.13 является N-разрядным входом размер окна блока формирования адресов 1. Выход четвертого элемента 2И 1.5 подключен ко второму входу пятого элемента 2ИЛИ 1.17 и первому входу второго элемента 2ИЛИ 1.6, второй вход которого подключен к выходу пятого элемента 2И 1.7, а выход к счетному входу второго двоичного N-разрядного счетчика 1.14. N-разрядный выход которого, подключен ко второму N-разрядному информационному входу второго сумматора 1.16, выход переполнения которого подключен к первому входу четвертого элемента 2ИЛИ 1.11 и первому входу третьего элемента 2ИЛИ 1.8. N-разрядный выход счетчика с предустановкой 1.13 подключен соответственно ко второму N-разрядному информационному входу первого сумматора 1.15 и первому N-разрядному информационному входу второго сумматора 1.16. N-разрядный выход первого счетчика 1.12 подключен к первому N-разрядному информационному входу первого сумматора 1.15, N-разрядный выход которого является первым N-адресным выходом блока формирования адресов, а выход переполнения подключен к первому входу четвертого элемента 2И 1.5. N-разрядный выход второго сумматора 1.16 является вторым N-адресным выходом блока формирования адресов 1.

В свою очередь триггер 1.9 предназначен для формирования управляющих напряжений выбора режима работы устройства - запись Q реализаций сигнала или их анализ. Схема такого триггера известна и его работа описана например в [5, стр. 49, рис. 2.32 б], где инверсный выход и вход обнуления не используются.

Двоичный N-разрядный счетчик 1.12 предназначен для подсчета тактовых импульсов синхронизации, поступающих на его вход в режиме записи реализаций, а также подсчета импульсов смещения, поступающих с выхода переполнения двоичного десятиразрядного счетчика с предустановкой 1.13 в режиме анализа. Схема такого счетчика 1.12 известна и его работа описана например в [5, стр. 63, ри