Устройство пересылки данных и видеоигровое устройство, в котором оно используется

Устройство пересылки данных и видеоигровое устройство, в котором оно используется

Реферат

 

Изобретение относится к устройствам пересылки данных, которое передает и принимает данные через шины данных, связывающие множество передатчиков данных. Технический результат достигается за счет обеспечения возможности параллельной пересылки данных между несколькими устройствами передачи и приема данных. Устройство пересылки данных используется в видеоигровом устройстве. Устройство пересылки данных имеет базовую структуру с множеством устройств передачи и приема данных, множеством схем шинного интерфейса, подсоединенных через шины соответственно к каждому из множества устройств передачи и приема данных, схему прямого доступа к памяти, которая пересылает данные, передаваемые на одну схему шинного интерфейса, к другой схеме шинного интерфейса, причем множество схем шинного интерфейса разделяет и объединяет данные в соответствии с размером подсоединенных шин для пересылки данных в другую схему шинного интерфейса. 5 с. и 9 з.п. ф-лы, 25 ил.

Изобретение относится к устройству пересылки данных. В частности, оно относится к устройству, которое передает и принимает данные через шины данных, связывающие множество передатчиков данных. Здесь устройство передачи и приема данных определяется как схема, которая может выдавать и получать данные из шин данных. Следовательно, устройство памяти также можно считать устройством передачи и приема данных. Кроме того, настоящее изобретение относится к устройству пересылки данных, которое может непрерывно пересылать данные, считываемые из устройства памяти. Настоящее изобретение относится также к устройству пересылки данных для записи данных от границы байта в устройство памяти. Кроме того, изобретение относится к видеоигровому устройству, в котором используется упомянутое выше устройство пересылки.

Оборудование для обработки данных, например, видеоигровое устройство, то есть устройство для обработки информации, включает множество функциональных схем, каждая из которых предназначена для выполнения конкретной функции и имеет устройство передачи и приема данных, определенное выше.

Между множеством устройств передачи и приема данных, например, между CPU (центральный процессор ЦП) и устройством памяти необходимо осуществлять обмен данными с высокой скоростью.

Поэтому множество CPU, устройств памяти и тому подобных устройств передачи и приема данных подсоединяют к шине данных. Пересылка данных выполняется через шины данных, связывающие устройства передачи и приема данных. В известной системе для пересылки адресов по шинам все устройства передачи и приема данных, такие как CPU, RAM (оперативное запоминающее устройство ОЗУ) и VDP (процессор видеоизображений), подсоединены к одной шине данных.

Следовательно, в известной системе с описанной выше структурой данные, находящиеся в шине данных, должны присутствовать там лишь раз в некоторый момент времени для предотвращения конфликта между данными.

Таким образом возникает проблема, связанная с невозможностью параллельной пересылки различных видов данных, например, между CPU и RAM, и внешней памятью и VDP. Кроме того, если существует различие в размерах шин, через которые осуществляется сопряжение между устройствами передачи и приема данных, то каждое устройство передачи и приема данных должно иметь собственную схему интерфейса для сопряжения с общей CPU шиной.

С другой стороны, в видеоигровом устройстве, то есть в процессоре данных или устройстве для обработки информации, к консоли видеоигрового устройства подсоединяется съемное внешнее запоминающее устройство, то есть кассета, и данные, считываемые с кассеты, передаются в консоль по шине.

В последние годы увеличилось быстродействие CPU, и поэтому скорость пересылки данных в системе также стала выше.

Однако при этом следует иметь в виду, что высокая скорость передачи данных вызывает появление радиопомех, излучаемых в окружающее пространство. FCC (Федеральная Комиссия по Связи) или подобные ей организации установила стандарт, регламентирующий уровень излучения радиопомех.

Следовательно, в связи с таким стандартом FCC возникает проблема, заключающаяся в том, чтобы не допустить высокую скорость пересылки данных по шине в консоль от внешнего съемного устройства памяти, которое подсоединяется к консоли.

Между тем, как было сказано выше, в процессоре для обработки данных, например, в видеоигровом устройстве, требуется, чтобы данные между CPU и памятью, которые считаются функциональными схемами, можно было пересылать с высокой скоростью.

В этой связи для уменьшения функциональной нагрузки на CPU было предложено использовать устройство прямого доступа к памяти (DMA) для передачи или пересылки данных.

Фиг. 1 поясняет работу известной системы, в которой используется устройство прямого доступа к памяти. На фиг.2 показаны временные диаграммы, иллюстрирующие работу системы на фиг.1.

На фиг.1 показана примерная структура видеоигрового устройства, которая включает схему прямого доступа к памяти (DMA) 60, CPU 61 для выполнения и управления игровой программой, рабочую RAM 62 для хранения данных во время проведения игры и видеопроцессор (VDP) 63 для управления прокруткой изображений и отображаемых спрайтов (элементов динамического графического отображения), или шаблонов. Шина данных 64 соединена с каждой из указанных выше схем.

Процесс пересылки данных, посылаемых из RAM 62 в VDP 63, при такой структуре будет описан со ссылками на временные диаграммы, показанные на фиг.2. DMA 60 посылает адрес для считывания данных из RAM 62 синхронно с тактовым сигналом CLK и посылает считанные данные в адресную шину, которая на диаграмме не показана, но которая предусмотрена независимо от шины данных 64 (см. a на фиг.2).

Данные считываются из RAM 62 по шине 64 согласно считанному адресу (b на фиг.2). Данные, считанные из RAM 62 по шине 64, временно хранятся в буферном регистре в DMA 60, который на схеме не показан (c на фиг.2).

Кроме того, из DMA 60 на вышеуказанную адресную шину (a на фиг.2) выводится адрес записи. Одновременно с адресом записи (b на фиг.2) на шину 64 выводится содержимое буферного регистра в DMA 60.

Далее данные, считанные из RAM 62 по шине 64, записываются в VDP 63 согласно адресу записи, который выводится в адресную шину (b на фиг.2).

Таким образом, как для адресной шины, так и для шины данных необходимо использовать разделение времени в соответствии с фиг.2 для обеспечения доступа со стороны RAM 62 и VDP 63. Таким образом невозможно непрерывно считывать и записывать данные из RAM 62 и в VDP 63.

С другой стороны, в последние годы в качестве RAM 62 для передачи данных с высокой скоростью используется синхронное DRAM (динамическое оперативное запоминающее устройство), ввод и вывод из которого синхронизируется тактовыми сигналами. Однако в описанной выше известной структуре невозможно использовать способность непрерывного считывания данных из памяти, характерную для синхронного DRAM.

Одновременно невозможно непрерывно обрабатывать данные. Следовательно, также трудно обрабатывать данные в VDP 63 с высокой скоростью.

В описанном выше видеоигровом устройстве RAM должно содержать границу, которая определяется блоком из множества байт в зависимости от разрядности CPU, и, следовательно, необходимо считывать данные блоками, состоящими из нескольких байт (здесь и далее блок называется при необходимости "длинным словом"). Таким образом память поразрядной карты, которая используется для отображения видеоизображения в виде набора пикселей (элементов изображения), включает границу блока, состоящего из нескольких байт.

На фиг.3A представлен пример структуры данных 81 в известной RAM. Например, если взять RAM шириной 32 бита (четыре байта), то данные считываются из такой RAM блоками из четырех байт.

Следовательно, у каждого блока из четырех байт существует граница длинного слова 83. На фиг.3A данные "A", "B", "C" и "D" хранятся соответственно в 0-м байте, 1-м байте, 2-м байте и 3-м байте. Тогда данные "ABC " можно считывать сразу как длинное слово.

Напротив, в примере структуры данных 82 памяти поразрядной карты отображения, показанный на фиг.3B, также содержится граница длинного слова 83 на блок из множества байт, поскольку данные записываются поблочно по несколько байт.

Если один пиксель отображается с помощью 8 бит (1 байта), то 4 пикселя, расположенные горизонтально в поразрядной карте отображения, отображаются с помощью одного длинного слова (4 байта). Соответственно граница длинного слова 83 приходится на 4 пикселя в горизонтальном направлении.

При такой структуре памяти потребуется четырехкратный доступ, для того чтобы записать данные для 16 пикселей при записи данных от границы длинного слова 83. Однако в памяти поразрядной карты отображения для свободного конструирования изображений требуется запись по пикселю, то есть по байту. В этом случае, как показано на фиг.3B, для записи данных от границы байта 84 потребуется записывать данные по байту.

Следовательно, возникает проблема, заключающаяся в том, что для записи данных для 16 пикселей потребуется 16-кратная обработка доступа, из-за необходимости записи от границы байта 84 и записи по байту, что вызывает задержку при пересылке данных DMA.

Таким образом целью настоящего изобретения является создание устройства пересылки данных, которое может параллельно пересылать данные между несколькими устройствами передачи и приема данных.

Одной из частных целей настоящего изобретения является создание устройства пересылки данных, которое не нуждается в схеме интерфейса для сопряжения с CPU шиной на каждое устройство передачи и приема данных, даже если размеры шин отличаются у нескольких устройств передачи и приема данных.

В частности, одной из целей настоящего изобретения является создание видеоигровой аппаратуры, использующей устройство пересылки данных, в которой можно применить высокоскоростной CPU, и передавать через шину данные, считываемые из съемного внешнего устройства памяти, которые подсоединяется к консоли видеоигровой аппаратуры, в высокоскоростной CPU.

Другой целью настоящего изобретения является создание устройства пересылки данных, способное передавать данные, используя свойства синхронной DRAM, которая может непрерывно считывать данные.

Еще одной целью настоящего изобретения является создание устройства пересылки данных, использующего DMA, которое может уменьшить время доступа к памяти поразрядной карты отображения, даже если данные записываются в память поразрядной карты отображения от границы байта.

Кроме того, целью настоящего изобретения является создание устройства пересылки данных, использующее DMA, которое может уменьшить время передачи при записи данных от границы байта.

Еще одной целью настоящего изобретения является создание видеоигрового устройства, использующего устройство пересылки данных согласно настоящему изобретению, которое может осуществлять прокрутку и обработку спрайтов в видеопроцессоре с высокой скоростью.

Для реализации вышеуказанных целей устройство пересылки данных согласно настоящему изобретению соединяется со множеством устройств передачи и приема данных через соответствующие внешние шины для пересылки данных между множеством устройств передачи и приема данных, и включает множество схем шинного интерфейса, к которым подсоединяется каждая из соответствующих внешних шин, и схему прямого доступа к памяти, оперативно подключенную к множеству схем шинного интерфейса для пересылки данных между схемами из множества схем шинного интерфейса.

Кроме того, согласно настоящему изобретению в устройстве пересылки данных по меньшей мере две из множества схем шинного интерфейса подсоединены соответственно к внешним шинам, каждая из которых имеет отличный от других размер, и схеме обработки данных для разделения и объединения данных в соответствии с размером любой из внешних шин, по которой передаются данные, когда данные передаются между внешними шинами, имеющими каждая свой, отличный от других, размер.

Также в устройстве пересылки данных согласно настоящему изобретению множество схем шинного интерфейса и схема прямого доступа к памяти соединены внутренней шиной, размер которой соответствует максимальному размеру среди всех имеющихся размеров внешних мин.

В устройстве пересылки данных согласно настоящему изобретению схема обработки данных разделяет данные на первой внешней шине, имеющей первый шинный размер, и последовательно передает разделенные данные на вторую внешнюю шину, имеющую второй шинный размер, меньший, чем первый шинный размер, в соответствии с множеством тактовых импульсов.

С другой стороны, в устройстве пересылки данных согласно настоящему изобретению схема обработки данных объединяет данные в течение нескольких тактовых импульсов на второй внешней шине, имеющей второй шинный размер, и последовательно передает объединенные данные в первую внешнюю шину, имеющую первый шинный размер, больший второго шинного размера.

Кроме того, устройство обработки информации согласно настоящему изобретению включает устройство пересылки данных, множество устройств передачи и приема данных и множество внешних шин для подсоединения устройства пересылки данных к соответствующему устройству из множества устройств передачи и приема данных, причем устройство пересылки данных имеет множество схем шинного интерфейса, к которым подсоединены каждая из соответствующих внешних шин, и схему прямого доступа к памяти, оперативно подсоединенные к множеству схем шинного интерфейса, для пересылки данных между указанным множеством схем шинного интерфейса, а размер каждой внешней шины, подсоединенной к одному из устройств передачи и приема данных, является минимальным из всех размеров внешних шин, подсоединенных к устройству пересылки данных.

В настоящем изобретении, как было указано выше, устройство пересылки данных включает системный блок управления, подсоединенный к множеству устройств передачи и приема данных через соответствующие шины.

Устройство пересылки данных снабжено множеством схем шинного интерфейса, к которым подсоединены соответствующие шины, и схемой прямого доступа к памяти, которая пересылает данные, посланные в одну схему шинного интерфейса, в другую схему шинного интерфейса, а множество схем шинного интерфейса разделяет и объединяет данные в соответствии с размерами подключенных шин.

Это соответственно облегчает пересылку данных между устройствами передачи и приема данных, даже если размеры подключенных шин отличаются друг от друга. Кроме того, поскольку предусмотрено множество схем шинного интерфейса, к которым подсоединены соответствующие шины, то нет необходимости иметь схему интерфейса для каждого из устройств передачи и приема данных для соответствующего сопряжения с CPU.

Кроме того, устройство пересылки данных, пересылающее данные с использованием свойств синхронного DRAM, которое может считывать данные непрерывно, подсоединено к первой внешней шине и второй внешней шине, составляющую 1/n часть (где n - положительное целое число) размера первой внешней шины, и включает первую и вторую схемы шинного интерфейса, к которым подсоединены соответственно первая и вторая внешние шины, схему прямого доступа к памяти для пересылки данных на первую внешнюю шину, которые передаются на первую схему шинного интерфейса, на вторую схему шинного интерфейса, и внутреннюю шину, подсоединенную к первой и второй схемам шинного интерфейса и схеме прямого доступа к памяти, имеющую тот же самый размер, что и первая внешняя шина, причем первая схема шинного интерфейса преобразует данные, которые непрерывно передаются с заданным периодом синхронно с тактовыми сигналами на первую внешнюю шину, в данные с периодом 1/n заданного, и выводит преобразованные данные на внутреннюю шину, схема прямого доступа к памяти сдвигает данные на 1/n периода и вновь транслирует сдвинутые данные на внутреннюю шину, а вторая схема шинного интерфейса берет данные 1/n заданного периода, которые вновь передаются из схемы прямого доступа к памяти на внутреннюю шину, превращая полученные данные в непрерывную последовательность данных с периодом 1/n, и ретранслирует непрерывную последовательность данных с периодом 1/n на вторую внешнюю шину.

Как было указано выше, в настоящем изобретении схема шинного интерфейса синхронизируется тактовыми импульсами для вывода данных на первой шине на внутреннюю шину системного блока управления, а вторая схема шинного интерфейса пересылает данные с периодом 1/n заданного из схемы прямого доступа к памяти (DMA) на вторую шину в течение заданного периода.

Следовательно, согласно настоящему изобретению становится возможным непрерывно пересылать данные, имеющие заданный период на первой шине, на вторую шину с заданным периодом.

Кроме того, устройство пересылки данных также включает синхронное DRAM, входы и выходы которого синхронизируются тактовыми импульсами, подсоединенную к первой внешней шине для считывания данных, выводимых из синхронного DRAM, и пересылки данных в первую схему шинного интерфейса. Таким образом появляется возможность использования непрерывного считывания данных, характерного для синхронного DRAM.

В частности, если в качестве вышеуказанного положительного целого числа n использовать 2, то вторая схема интерфейса может посылать данные, к схеме прямого доступа к памяти (DMA) в виде верхних и нижних данных, составляющих 1/2 последовательности данных, на вторую шину.

Даже если данные в память поразрядной карты записываются от границы байта, устройство пересылки данных, использующее DMA, способное уменьшить время обработки доступа, согласно настоящему изобретению включает первую схему защелки для фиксации введенных n байт данных, вторую схему защелки, оперативно подсоединенную к первой схеме защелки, для фиксации (n-1) байт данных, выводимых из первой схемы защелки, и селектор, на который подается n байт данных, фиксируемых в первой схеме защелки, и скомбинированных n байт, которые образуются путем комбинирования зафиксированных n байт данных первой схемы защелки с зафиксированными (n-1) байт данных второй схемы защелки и последовательного сдвига на один байт, для составления необходимого набора n байт данных из поступивших n байт.

Следовательно, в DMA данные, считываемые по несколько байт из первой памяти, сдвигаются для пересылки во вторую память на несколько байт. Соответственно появляется возможность записи от границы байта при пересылке несколькими байтами во вторую память. Например, не более чем 5-разовая обработка доступа потребуется для пересылки данных для 16 пикселей, что резко уменьшает время передачи.

Кроме того, можно реализовать схему с простой структурой, например, две схемы защелки и селектор.

К тому же, так как селектор отбирает данные, можно уменьшить время задержки, связанной с операцией сдвига, что позволит передавать данные с более высокой скоростью.

Цели, признаки и преимущества настоящего изобретения станут очевидными из последующего подробного описания предпочтительного варианта настоящего изобретения со ссылками на чертежи.

На фиг. 1 представлена схема, раскрывающая принцип действия известного устройства согласно второму признаку настоящего изобретения.

На фиг. 2 показана временная диаграмма, иллюстрирующая работу схемы на фиг.1.

Фиг. 3A и 3B - схемы, поясняющие известную структуру согласно третьему признаку настоящего изобретения.

Фиг.4 - блок-схема варианта реализации настоящего изобретения.

На фиг.5 показан пример структуры каждой шины на фиг.4.

Фиг. 6 - структурная схема системного блока управления, показанного на фиг.4.

На фиг. 7 показана временная диаграмма функционирования варианта реализации настоящего изобретения.

На фиг. 8 показана временная диаграмма функционирования варианта реализации настоящего изобретения.

На фиг. 9 показана примерная структурная схема прохождения сигналов в варианте реализации настоящего изобретения.

На фиг.10A представлено содержимое шины 6, показанной на фиг.9.

На фиг.10B представлена временная диаграмма шины 6, показанной на фиг.9.

На фиг.11 - схема, раскрывающая вариант реализации согласно второму признаку настоящего изобретения.

На фиг. 12A и 12B показан пример операций считывания и записи обычного синхронного DRAM.

Фиг.13 - вариант реализации, соответствующий третьему признаку настоящего изобретения, где показана схема, объясняющая процесс пересылки посредством блока из множества байт.

На фиг.14 показана временная диаграмма работы схемы согласно фиг.13.

На фиг.15 показана схема, поясняющая процесс пересылки границы байта.

На фиг.16 показана временная диаграмма работы схемы согласно фиг.15.

На фиг.17 показана схема, поясняющая процесс пересылки границы байта.

На фиг.18 показана временная диаграмма работы схемы согласно фиг.17.

На фиг. 19 показана другая схема, поясняющая процесс пересылки границы байта.

На фиг.20 показана временная диаграмма работы схемы согласно фиг.19.

На фиг.21 показана еще одна схема, поясняющая процесс пересылки границы байта.

На фиг.22 показана временная диаграмма работы схемы согласно фиг.21.

На фиг. 4 показан вариант реализации настоящего изобретения в виде блок-схемы, где используется устройство пересылки данных согласно настоящему изобретению в видеоигровой аппаратуре. Для обозначения соответствующих или идентичных элементов в последующем описании используются одинаковые цифровые ссылки.

На фиг. 4 зона 100, обведенная пунктирной линией, представляет собой консоль видеоигрового устройства.

Первая шина (CPU-BUS) 5, вторая шина (B-BUS) 6 и третья шина (A-BUS) 8 являются внешними шинами устройства пересылки данных, а CPU и память и т.п. подсоединены к каждой из внешних шин в качестве устройств передачи и приема данных. Устройство передачи и приема данных, как было указано выше, определяется как устройство, которое может передавать и получать данные через шину данных.

Кроме того, первая шина (CPU-BUS) 5, вторая шина (B-BUS) 6 и третья шина (A-BUS) 8 обычно подсоединены к системному блоку управления 1. Во всех описываемых далее вариантах системный блок управления 1 соответствует устройству пересылки данных, которое является предметом настоящего изобретения.

В примере, показанном на фиг.4, первая шина (CPU-BUS) 5 имеет шинный размер 32 бита, а каждая из вторых шин (B-BUS) 6 и третьих шин (A-BUS) 8 имеет шинный размер 16 бит.

На фиг.4 главный CPU 2 включает пару высокоскоростных CPU для управления всей аппаратурой. Синхронное DRAM 3 - это рабочее RAM, используемое главным CPU 2.

К функции системного блока управления 1 относится управление каждой из вышеописанных шин. Пример структуры системного блока управления 1 будет описан позднее вместе с фиг.6.

Цифровые ссылки 41 и 42 относятся к первому и второму видеопроцессорам (VDP).

Функцией первого VDP 41 является управление отображением спрайтов или шаблонов на экране. Видео RAM 410 подсоединено к первому VDP 41. Видео RAM 410 хранит команды управления для первого VDP 41 и символьные данные.

Кроме того, буферные памяти кадра (FB) 411 и 412 подсоединены к первому VDR 41. Каждая из FB 411 и 412 имеет деплексную буферную структуру, образованную из двух устройств памяти. Во время записи данных изображения для одного кадра в одно устройство памяти данные изображения для другого кадра могут считываться из другого устройства памяти.

Второй VDP 42 управляет прокруткой изображения на экране и определяет приоритетный порядок отображения изображений на экране. Видео RAM 420 подсоединено ко второму VDP 42. Второе видео PAM 420 хранит карту прокрутки, поразрядную карту изображения и данные о коэффициентах.

Главный CPU 2 и синхронное DRAM 3 подсоединены к системному блоку управления 1 через первую шину (CPU-BUS) 5. В то же время первый и второй VDP 41 и 42 подсоединены к системному блоку управления 1 через вторую шину (B-BUS) 6.

Кроме того, кассета 80, подсоединенная к третьей шине (A-BUS) 8, представляет собой съемное устройстве внешней памяти, которое подсоединяется к консоли 100 видеоигровой аппаратуры и имеет внутри устройство памяти для хранения игровой программы. Третья шина (A-BUS) 8 имеет тот же размер, что и вторая шина (B-BUS) 6.

Блок дисковода CD-ROM (постоянное запоминающее устройство на компакт-диске) 91 через блок управления оптического диска 9, а также функциональный блок, который генерирует внешний сигнал изображения, например, MPEG (Группа экспертов по движущимся изображениям), подсоединены к третьей шине (A-BUS) 8.

Часть третьей шины (A-BUS) 8 может быть выведена наружу из консоли 100 видеоигрового устройство. Если скорость пересылки данных будет высокой, не может быть соблюден стандарт FCC из-за такой проблемы, как излучение радиопомех. Одной из целей настоящего изобретения является решение этой проблемы.

CPU контроллер 31, подсоединенный к первой шине (CPU-BUS) 5, осуществляет арбитраж первой шины (CPU-BUS) 5, когда два высокоскоростных CPU 2 обращаются к синхронному DRAM 3 и системному блоку управления 1.

CPU контроллер 31 осуществляет диспетчерское управление, когда CPU 2 обращается к контроллеру 1/0 (ввода/вывода) (SMPC) 32 и RAM/ROM 33. Съемная клавиатура управления 30, которую можно подсоединять извне к консоли 100 видеоигрового устройства, приводится в действие играющим.

Кроме того, схема преобразователя 401 преобразует аналоговый RGB (красный-зеленый-синий) сигнал, который выводится из второго VDP 42, в видеосигнал. Видеосигнал, который выводится из схемы преобразования 401, отображается на устройстве отображения 40.

Процессор источника звука 7 (SCSP) подсоединен ко второй шине (B-BUS) 6 для управления процессом генерирования PCM/FM (импульсно-кодовая модуляция/частотная модуляция) звука. CPU 70 для звука и RAM 71, необходимое для работы CFU 70, подсоединены к процессору источника звука 7, a CPU управляет работой источника звука.

Кроме того, к процессору источника звука 7 подсоединен D/A (цифроаналоговый) преобразователь 8 для преобразования цифрового сигнала в аналоговый сигнал и затем его вывода на аудиовыход.

Схема PLL (фазовой синхронизации) 20 генерирует базовый синхросигнал, который подается во всю систему. Как было объяснено выше, в варианте реализации видеоигровой аппаратуры, представленном на фиг.4, системный блок управления 1 используется как центральная схема в соответствии с базовыми синхроимпульсами из схемы PLL 20 для согласования разных шинных размеров у первой шины (CPU-BUS) 5, к которой подсоединены главный CPU 2 и синхронное DRAM 3, второй шины (B-BUS) 6, к которой подсоединены первый и второй VDP 41 и 42, и третьей шины (A-BUS) 8, к которой подсоединена кассета памяти и которая выводится наружу из консоли 100 видеоигрового устройства.

Более подробно пример структуры первой шины (CPU-BAS) 5, втором шины (B-BUS) 6 и третьей шины (A-BUS) 8 будет разъяснен со ссылкой на фиг.5.

На фиг. 5 первая шина (CPU-BUS) 5 имеет шинный размер 32 бита, и CPU 2, синхронное DRAM 3 и контроллер CPU 31 подсоединены к первой шине 5. Третья шина (A-BUS) 8 имеет шинный размер 16 бит, к которой подсоединены дисковод CD-ROM 91 и кассета 80.

Кроме того, вторая шина (B-BUS) 6 имеет шинный размер 16 бит и к ней подсоединены первый и второй VDP 41 и 42 и процессор источника звука 7.

По первой, второй и третьей шинам 5, 6 и 8 данные передаются посредством шинных тактовых импульсов частотой 28 МГц, которые формируются на основе базовых тактовых импульсов, подаваемых в общем случае из схемы PLL 20.

На фиг.6 подробно показан пример структуры системного блока управления 1 как устройства пересылки данных согласно настоящему изобретению. На фиг. 7 и 8 показаны временные диаграммы функционирования данного варианта настоящего изобретения. На фиг.7 показаны временные диаграммы при пересылке данных от первой шины (CPU-BUS) 5 на вторую шину (B-BUS) 6. На фиг.8 показаны временные диаграммы при пересылке данных от третьей шины (CPU-BUS) 8 на вторую шину (B-BUS) 6 и режим параллельной работы с первой шиной (CPU-ВUS).

На фиг. 7 и 8 номера в кружках обозначают временные диаграммы сигналов, относящихся к каждой части структуры, показанной на фиг.6.

На фиг.6 системный блок управления 1 включает первую схему шинного интерфейса 11, вторую схему шинного интерфейса 12, третью схему шинного интерфейса 14 и схему прямого доступа к памяти (DMA) 10.

Эти схемы соединены внутренней шиной 13, имеющей шинный размер 32 бита, тот же самый, что и у первой шины (GPU-BUS) 5. Кроме того, первая схема шинного интерфейса 11 подсоединена к первой шине (CDU-BUS) 5. Вторая схема шинного интерфейса 12 и третья схема шинного интерфейса 14 подсоединены ко второй шине (B-BUS) 6 и третьей шине (A-BUS) 8 соответственно.

Сначала со ссылками на фиг.7 будет пояснено, как происходит повторение данных с первой шины (CPU-BUS) 5 на вторую шину (B-BUS) 6.

Первая схема интерфейса 11 построена на триггерах FF 110 и 111 и буферах с тремя состояниями 112 и 113, имеющие каждый TTL (транзисторно-транзисторные) схемы с трехзначной логикой. Для управления работой этих схем на них из схемы PLL 20 (см. фиг.7) подаются базовые тактовые импульсы CLK.

Если вход триггера FF 110, то есть сигнал на первой шине (CPU-BUS) 5 представляет собой данные, считанные из синхронной DRAM 3, появляется непрерывный сигнал, показаный на фиг.7 под номером Непрерывные данные зависят от характеристики синхронного DRAM 3, в котором входные и выходные сигналы синхронизируются тактовыми импульсами.

В примере, показанном на фиг. 7, управление осуществляется так, что данные непрерывно выводятся по первой шине (CPU-BUS) 5 за два периода базового тактового импульса CLK ( фиг. 7). Соответственно буфер с тремя состояниями 112 преобразует выход на первой шине во временной сигнал под номером на фиг. 7, и преобразованный временной сигнал выводится на внутреннюю шину 13.

В то же время DMA 10 построена на триггерах FF 101 и 102, селекторе 103 и буфере с тремя состояниями 104. Триггер FF 101 делит 32 бита данных, посылаемых от внутренней шины 13, на группы из 8 бит и подает группы из 8 бит в селектор 103 по шинам с B1 по B4.

Триггер FF 102 получает выделенные три верхние группы, посылаемые триггером FF 101, и выводит их ни селектор 103. Селектор 103 имеет четыре входа с 0 по 3. Данные из 32 бит, разделенные и затем сдвинутые на 8 бит, подаются на каждый из входов с 0 по 3.

Селектор 103 отбирает и выводит входные сигналы четырех входов с 0 по 3 в соответствии с сигналом выбора S5 и выводит их через буфер с тремя состояниями 104 на внутреннюю шину 13. На фиг.7 под номером показана временная диаграмма выходного сигнала DMA 10.

Как показано на фиг.7, выходной сигнал из DMA 10 ( на фиг.7) сдвинут на один тактовый период по отношению к временной диаграмме данных ( на фиг. 7), выводимых из первой схемы шинного интерфейса 11. Таким образом появляется возможность предотвращения конфликта данных ( и на фиг.7) на внутренней шине 13.

Кроме того, вторая схема шинного интерфейса 12 получает данные, выводимые из DMA 10 на внутренним шину 13. Вторая схема шинного интерфейса 12 построена на триггерах FF 120, 122, 124 и 125, селекторе 121 и буферах с тремя состояниями 123 и 126.

Триггер FF 120 второй схемы шинного интерфейса 12 снимает данные с внутренней шины 13 в течение двух периодов базового тактового импульса CLK ( на фиг.7).

Кроме того, селектор 121 отбирает и выводит верхние 16 бит (A'H) и нижние 16 бит (B'H) и подает их через триггер 122 и буфер с тремя состояниями 123 на вторую шину (B-BUS) 6 ( на фиг.7).

Теперь будет описан случай, когда работа по первой шине (CPU-BUS) 5 может осуществляться параллельно с пересылкой данных по третьей шине (A-BUS) 8 на вторую шину (B-BUS) 6.

Данные на третьей шине (B-BUS) 8 генерируются путем синхронизации через за два периода базового тактового импульса CLK ( на фиг.8). Третья схема шинного интерфейса 14 выдает данные на третью шину (A-BUS) 8 в виде верхних и нижних данных ( и на фиг.8).

То есть третья схема шинного интерфейса 14 имеет такую же структуру, что и вторая схема шинного интерфейса 12. Данные на третьей шине (A-BUS) 8 поочередно вводятся в пару триггеров FF 143 и 144. Выходные сигналы триггеров 143 и 144 комбинируются в виде данных из 32 бит с помощью буферной схемы интерфейса с тремя состояниями 145 и выдаются на внутреннюю шину 13 ( на фиг.8).

DMA 10 получает и сдвигает на один базовый тактовый импульс данные из 32 бит, поданные на внутреннюю шину 13, и снова выводит сдвинутые данные из 32 бит во внутреннюю шину 13 ( на фиг.8). Вторая схема шинного интерфейса 12 воспринимает выходной сигнал за 4 периода базового тактового импульса ( на фиг.8).

Далее вторая схема шинного интерфейса 12 выдает соответственно верхние данные (A'H) и нижние данные (A'L) из 16 бит за 4 периода базового тактового импульса CLK ( на фиг.8).

Одновременно с вышеописанной операцией появляется возможность пересылать независимые данные (C1, C2 ...) из 32 бит за период базового тактового импульса CLK по первой шине (CPU-BUS) ( на фиг.8).

Как было объяснено выше, согласно настоящему изобретению становится возможным пересылать данные между устройствами передачи и приема данных, подсоединенными к шинам с разными размерами. Кроме того, нет необходимости иметь какую-либо схему шинного интерфейса, которая обеспечивает сопряжение с CPU шиной 5, в каждом устройстве передачи и приема данных, подсоединенном к соответствующей шине данных, поскольку системный блок управления 1 имеет внутренние схемы шинного интерфейса, каждая из которых обеспечивает каждое устройство передачи и приема данных.

На фиг. 9 показан подробный вариант, в котором данные, посылаемые через первую шину (CPU-BUS) 5, пересылаются через вторую шину (B-BUS) 6, имеющую ограниченный шинный размер, путем организации доступа к первому VDP 41 или второму VDP 42.

На фиг. 9 в качестве примера показан системный блок управления, пересылающий данные в первый VDP 41.

Для того чтобы выбрать и передать данные, посылаемые через первую шину (CPU-BUS) 5 из системного блока управления 1 в соответствующий первый VDP 41, необходимо передать адрес, данные и сигналы различения считывания/записи.

Сигнал адреса состоит из 20 бит с AO по 19 (требуется 20 сигнальных линий), данные содержат 16 бит с DO по 15 (требуется 16 сигнальных линии) и, кроме того, сигнал различения считывания/записи содержит R/W бит (требуется одна сигнальная линия). Таким образом всего потребуется 37 сигнальных линий.

Кроме того, учитывая, что пояснения к фиг. 4 и 6 были сокращены, необходимо иметь сигнал выбора кристалла (CS), который указывает, имеет ли системный блок управления 1 доступ к VDP 41 (0)/(1), и сигнал разрешения данных (DTEN), который указывает правильность данных на второй шине (B-BUS) 6 (0)/(1).

Соответственно описанные выше управляющие сигналы (CS и DTEN), указывающие на выбор кристалла и правильность данных, генерируются и посылаются на две сигнальные линии L1 и L2, как показано на фиг.9.

В то же время вторая шина (B-BUS) 6, которая соединяет системный блок управления 1 с первым VDP 41 и вторым VDP 42, имеет шинный размер 16 бит. Соответственно в варианте, показанном на фиг.9, вторая шина (B-BUS) 6, соединяющая системный блок управления 1 и первый VDP 41, имеет 16 сигнальных линий или шинный размер 16 бит и, кроме того, предусмотрены две сигнальные линии для управления (для сигналов управления CS и DTEN) между системным блоком управления 1 и первым VDP 41.

Когда системный блок управления 1 осуществляет доступ к первому VDP 41, системный блок управления 1 устанавливает сигнал выбора кристалла (CS) на LOW (0) (низкий уровень), и одновременно разделяет адреса на верхние и нижние для их передачи на вторую шину (B-BUS) 6.

После этого при записи на первый VDP 41 записываемые данные из 16 бит посылаются в виде данных 1 (DD1), данных 2 (DD2), данных 3 (DD3) ... . Причем каждое из данных передается на первую шину (B-BUS) 6 за один тактовый импульс CLK.

Содержимое описанной выше B-BUS 6 показано