Способ функционирования системы обработки

Способ функционирования системы обработки

Реферат

 

Изобретение относится к системам обработки данных и к способам их функционирования. Команды передаются в последовательности на исполнительные блоки для их выполнения. До выполнения каждой команды определяется, возможна ли исключительная ситуация в результате выполнения этой команды. Выполнение команды завершается, если установлено, что исключительная ситуация не следует из выполнения этой команды и из выполнения каждой команды, предшествующей этой команде. Последовательность выполнения не зависит от того, закончил ли исполнительный блок выполнение каждой из команд, для которых исключительная ситуация невозможна. Технический результат изобретения заключается в том, что упорядоченная обратная запись оказывает меньшее отрицательное влияние на время выполнения команд системой обработки. 21 з.п.ф-лы, 16 ил.

Изобретение относится к системам обработки информации, в частности к системе обработки и к способу ее функционирования.

Система суперскалярной обработки включает множество исполнительных блоков для одновременного выполнения множества команд. В некоторых системах обработки, команды могут выполняться вне очереди относительно их запрограммированной последовательности в потоке команд. Несмотря на это, одна или более выбранных команд могут быть преобразованы в последовательную форму выполнения, когда такая команда выполняется только в порядке ее запрограммированной последовательности. Кроме этого, некоторые из таких систем обработки предназначены для записи результатов выполнения команд в ячейки памяти (например, регистры канфигурации) в порядке запрограммированной последовательности команд. В соответствии с ранее известными способами, такая упорядоченная обратная запись оказывает отрицательное влияние на время завершения обработки команд системой обработки. Более того, подобная упорядоченная обратная запись оказывает отрицательное влияние на время выполнения команды, преобразованной в последовательную форму выполнения, системой обработки.

Таким образом, возникает необходимость в системе обработки и в способе работы, для которых упорядоченная обратная запись оказывает меньшее отрицательное влияние на время выполнения команд системой обработки и на выполнение последовательно выполняемой команды посредством системы обработки.

В системе обработки и способе ее функционирования множество команд передаются в последовательности на исполнительную схему для выполнения. До выполнения каждой команды определяется, возможна ли исключительная ситуация в результате выполнения данной команды. Команда завершается, если определяется, что выполнение данной команды не вызывает исключительной ситуации, как и каждой команде последовательности, предшествующей этой команде, независимо от того, закончила ли исполнительная схема выполнение каждой команды, для которой невозможна исключительная ситуация.

Преимущество, обеспечиваемое настоящим изобретением, заключается в том, что упорядоченная обратная запись оказывает меньшее отрицательное влияние на время выполнения команд системой обработки и на выполнение последовательно выполняемых команд системой обработки.

Пример осуществления настоящего изобретения и его преимущества поясняются следующим описанием и иллюстрирующими его чертежами, на которых представлено следующее: фиг. 1 - блок-схема процессора для обработки информации в соответствии с предпочтительным вариантом осуществления; фиг. 2 - блок-схема исполнительного блока с фиксированной запятой процессора по фиг. 1; фиг. 3 - блок-схема блока упорядочения последовательности процессора по фиг. 1; фиг. 4 - концептуальная иллюстрация буфера переупорядочения последовательности блока упорядочения по фиг. 3; фиг. 5a,b - иллюстрации различных стадий команд, обрабатываемых процессором по фиг. 1; фиг. 6 - концептуальная иллюстрация буфера переупорядочения процессора по фиг. 1; фиг. 7 - иллюстрация различных стадий четырех команд по фиг. 6; фиг. 8a-d - концептуальная иллюстрация буферов переименования процессора по фиг. 1; фиг. 9 - иллюстрация различных стадий четырех команд без использования существенных признаков предпочтительного варианта осуществления; фиг. 10a-d - концептуальные иллюстрации буферов переименования процессора по фиг. 9; фиг. 11 - блок-схема альтернативного исполнения буферов переименования процессора по фиг. 1; фиг. 12a-c - концептуальные иллюстрации буфера переупорядочения процессора по фиг. 1; фиг. 13 - иллюстрация различных стадий пяти команд по фиг. 12a-c; фиг. 14a-g - концептуальные иллюстрации буферов переименования по фиг. 1; фиг. 15 - иллюстрация различных стадий пяти команд по фиг. 12a-c без использования существенных признаков предпочтительного варианта осуществления; фиг. 16a-h - концептуальные иллюстрации буферов переименования процессора по фиг. 1 для различных циклов обработки команды, проиллюстрированных на фиг. 15.

Пример осуществления настоящего изобретения и его преимущества поясняются с помощью фиг. 1-16h, где одинаковыми позициями обозначены одинаковые и соответствующие элементы, изображенные на чертежах.

На фиг. 1 показана блок-схема процессора 10 системы для обработки информации в соответствии с предпочтительным вариантом осуществления. В предпочтительном варианте процессор 10 выполнен в виде единой интегральной схемы суперскалярного микропроцессора. Соответственно, как описывается далее, процессор 10 содержит различные блоки, регистры, буферы, памяти и другие части, каждая из которых образована в интегральной схеме. Кроме этого, в предпочтительном варианте осуществления процессор 10 работает по методу RISC (компьютер с сокращенным набором команд). Как показано на фиг. 1, системная шина 11 связана с блоком интерфейса шины ("BIU") 12 процессора 10. BIU 12 управляет передачей информации между процессором 10 и системной шиной 11.

BIU 12 связан с кэшем (быстродействующей буферной памятью) команд 14 и с кэшем данных 16 процессора 10. Кэш команд 14 выдает команды на блок упорядочения последовательности 18. В ответ на такие команды от кэша команд 14, блок упорядочения 18 избирательно выдает команды на другие исполнительные схемы процессора 10.

Кроме блока упорядочения 18, в предпочтительном варианте выполнении исполнительные схемы процессора 10 включают в себя множество исполнительных блоков, а именно: блок ветвления 20, блок обработки с фиксированной запятой A ("FXUA") 22, блок обработки с фиксированной запятой В ("FXUB") 24, комплексный блок обработки с фиксированной запятой ("CFXU") 26, блок загрузки/хранения ("LSU") 28 и блок обработки плавающей запятой ("FPU") 30. Блоки FXUA 22, FXUB 24, CFXU 26 и LSU 28 вводят информацию их исходного операнда из регистров конфигурации общего назначения ("GPR") 32 и из буферов переименования с фиксированной запятой 34. Кроме того, блоки FXUA 22 и FXUB 24 вводят "бит переноса" из регистра бита переноса ("CA") 42. Блоки FXUA 22, FXUB 24, CFXU 26 и LSU 28 выдают результаты (информацию операнда назначения) их работы для хранения на выбранных входах буферов переименования с фиксированной запятой 34. Кроме этого, CFXU 26 вводит и выводит информацию исходного операнда и операнда назначения из регистров специального назначения ("SPR") 40.

FPU 30 вводит информацию своего исходного операнда из регистров конфигурации с плавающей запятой ("FPR") 36 и из буферов переименования с плавающей запятой 38. FPU 30 выдает результаты (информацию операнда назначения) своей работы для хранения на выбранных входах буферов переименования с плавающей запятой 38.

В ответ на команду ввода LSU 28 вводит информацию из кэша данных 16 и копирует такую информацию в один из выбранных буферов переименования 34 и 38. Если такая информация не хранится в кэше данных 16, то кэш данных 16 вводит (посредством BIU 12 и системной шины 11) такую информацию из системной памяти 39, связанной с системной шиной 11. Более того, кэш данных 16 имеет возможность выдавать (посредством BIU 12 и системной шины 11) информацию из кэша данных 16 на системную память 39, связанную с системной шиной 11. В ответ на команду Store LSU 28 вводит информацию из одного из выбранных GPR 32 и FPR 36 и копирует такую информацию в кэш данных 16.

Блок упорядочения 18 вводит и выводит информацию от GPR 32 и FPR 36. Блок ветвления 20 вводит из блока упорядочения 18 команды и сигналы, указывающие текущее состояние процессора 10. В ответ на такие команды и сигналы блок ветвления 20 выдает (на блок упорядочения 18) сигналы, указывающие соответствующие адреса памяти, в которых хранится последовательность команд для выполнения процессором 10. В ответ на такие сигналы от блока ветвления 20 блок упорядочения 18 вводит указанную последовательность команд из кэша команд 14. Если одна или более последовательностей команд не сохранились в кэше команд 14, то кэш команд 14 вводит (посредством BIU 12 и системной шины 11) такие команды из системной памяти 39, связанной с системной шиной 11.

В ответ на команды, введенные из кэша команд 14, блок упорядочения 18 избирательно пересылает команды на один из выбранных блоков 20, 22, 24, 26, 28 и 30. Каждый исполнительный блок выполняет одну или более команду из конкретного класса команд. Например, FXUA 22 и FXUB 24 выполняют первый класс математических операций с фиксированной запятой для исходных операндов, такие как сложение, вычитание, операцию AND, операцию OR, операцию XOR. CFXU 26 выполняет второй класс операций с фиксированной запятой для исходных операндов, такие как умножение и деление с фиксированной запятой. FPU 30 выполняет действия с плавающей запятой с исходными операндами, такие как умножение и деление с плавающей запятой.

После запоминания информации в одном из буферов переименования 34 такая информация связывается с ячейкой памяти (например, с одним из регистров GPR 32 или CA 42) в соответствии с командой, для которой назначается выбранный буфер переименования. Информация, хранимая в одном из буферов переименования 34, копируется в связанный с ней один из GPR 32 (или в регистр CA 42) в ответ на сигналы от блока упорядочения 18. Как описывается ниже, в соответствии с фиг. 6-10 блок упорядочения 18 направляет такую скопированную информацию, хранимую в одном из выбранных буферов переименования 34, в ответ на "завершение" команды, которая сформировала эту информацию. Такое копирование называется "обратной записью".

После запоминания информации в одном из выбранных буферов переименования 38 такая информация связывается с одним из FPR 36. Информация, сохраненная в одном из выбранных буферов переименования 38, копируется в связанный с ней один из FPR 36 в ответ на сигналы от блока упорядочения 18. Блок упорядочения 18 управляет таким копированием информации, запоминаемой в одном из выбранных буферов 38, в ответ на "завершение" команды, которая сформулировала эту информацию.

Высокая производительность процессора 10 достигается путем обработки множества команд одновременно в различных блоках выполнения 20, 22, 24, 26, 28 и 30. Соответственно каждая команда обрабатывается как последовательность стадий, каждая из которых выполняется параллельно с выполнением стадий других команд. Такой способ называется "конвейерной обработкой". В соответствии с важным аспектом предпочтительного варианта выполнения команда обычно обрабатывается как шесть стадий, а именно выборка, декодирование, диспетчеризация, выполнение, завершение и обратная запись.

На стадии выборки блок упорядочивания 18 избирательно вводит (из кэша команд 14) одну или более команд по одному или более адресу памяти, по которому хранится последовательность команд, рассматриваемых далее в связи с блоком ветвления 20 и блоком упорядочивания 18.

На стадии декодирования блок упорядочивания 18 декодирует до четырех выбранных команд.

На стадии диспетчеризации блок упорядочивания 18 избирательно передает до четырех декодированных команд на один из выбранных (в ответ на декодирование на стадии декодирования) исполнительных блоков 20, 22, 24, 26, 28 и 30 после приема содержимого буфера переименования для каждого результата выполнения переданной команды (информация операнда назначения). В состоянии диспетчеризации информация операнда передается на выбранные исполнительные блоки для передаваемых команд. Процессор 10 передает команды в порядке, соответствующем запрограммированной последовательности.

На стадии выполнения исполнительные блоки выполняют переданные им команды и выдают результаты осуществления (информацию операнда назначения) их работы для сохранения на выбранных входах буферов переименования 34 и 38, как описано ниже. Таким образом, процессор 10 имеет возможность выполнять команды вне очереди по отношению к их запрограммированной последовательности.

На стадии завершения блок упорядочения 18 указывает, что команда "завершена", как описано ниже со ссылкой на фиг. 3, 4. Процессор 10 "завершает" выполнение команд в соответствии с их запрограммированной последовательностью.

На стадии обратной записи устройство упорядочения 18 управляет копированием информации из буферов переименования 34 и 38 в GPR 32 и FPR 36 соответственно. Блок упорядочения 18 управляет таким копированием информации, запоминаемой в выбранном буфере переименования, как описано ниже со ссылками на фиг. 6-10. Аналогично, в состоянии обратной записи конкретной команды процессор 10 обновляет свои состояния конфигурации в ответ на конкретную команду. Процессор 10 обрабатывает соответствующие стадии "обратной записи" команд в соответствии с их запрограммированной последовательностью. Как описано ниже со ссылками на фиг. 6-10, процессор 10 в определенных ситуациях предпочтительно совмещает стадии завершения команд и стадии обратной записи.

В предпочтительном варианте выполнения необходим один машинный цикл для завершения каждой стадии выполнения команды. Тем не менее, для выполнения некоторых команд (например, комплексных команд с фиксированной запятой, выполняемых CFXU 26) необходимо более одного машинного цикла. Соответственно может возникнуть различное запаздывание между выполнением различных команд и стадиями завершения в зависимости от различного времени, необходимого для завершения предыдущих команд.

На фиг. 2 представлена блок-схема FXUA 22 процессора 10. FXUA 22 содержит устройства резервирования 50a и 50b. Аналогично, каждый блок ветвления 20, FXUB 24, CFXU 26, LSU 28 и FPU 30 имеет соответствующие устройства резервирования. Для ясности далее описывается работа только FXUA 22 и его устройства резервирования в качестве примера работы других блоков и их соответствующих устройств резервирования.

Каждое устройство резервирования 50a, b имеет возможность сохранять информацию для соответствующих команд, переданных от блока упорядочения 18 для выполнения в FXUA 22. Каждое устройство резервирования содержит соответствующее поле регистра назначения, поле операнда A, поле операнда B и поле кода операции. Кроме того, в соответствии с важным аспектом предпочтительного варианта осуществления каждое устройство резервирования содержит соответствующее поле разрешения выполнения ("EOK").

В своем поле регистра назначения устройство резервирования указывает по меньшей мере один регистр назначения (как определено блоком упорядочения 18) для соответствующей команды устройства резервирования. Аналогично, в своих соответствующих полях операнда A и операнда B устройство резервирования запоминает информацию об исходном операнде (от GPR 32, от буферов переименования 34, FXUB 24, CFXU 26 или LSU 28) для соответствующей команды устройства резервирования. Устройство резервирования в своем поле операции хранит код операции (в соответствии с тем, что определено блоком упорядочения 18), указывающий операцию, которая должна быть выполнена FXUA 22 над информацией исходного операнда, в ответ на соответствующую команду устройства резервирования.

В ответ на сигналы от логики управления 56 исполнительная логика 54 вводит информацию исходного операнда из полей операндов A и B устройства резервирования и выполняет операцию (указанную запомненным кодом операции устройства резервирования) над ними. Информация, полученная в результате выполнения такой операции, выдается от исполнительной логики 54 на буферы переименования 34, FXUB 24, CFXU 26 и LSU 28. Такая информация сохраняется в одном из выбранных буферов переименования 34. В ответ на указание регистра назначения выходной информацией мультиплексора 58 запомненная информация назначается (в выбранном буфере переименования) одному из GPR 32.

В соответствии с важным аспектом варианта предпочтительного выполнения, устройство резервирования запоминает информацию EOK (в соответствии с тем, что определяется блоком упорядочения 18) в его поле EOK. Предпочтительно такая информация EOK соответствует определенным ситуациям, когда процессор 10 задерживает выполнение последовательно выполняемой команды. Преобразование в последовательную форму выполнения является одним из способов задержки выполнения команды в процессорах многократного конвейера с внеочередным выполнением, примером которых является процессор 10. В первой ситуации, когда процессор 10 задерживает выполнение преобразованной в последовательную форму выполнения команды, эта команда не должна выполняться теоретически. Во второй ситуации, когда процессор 10 задерживает выполнение преобразованной в последовательную форму выполнения команды, выполнение команды задерживается до момента, когда информация всех ее исходных операндов станет доступной и правильной.

Что касается первой ситуации (когда команда теоретически не должна выполняться), процессор 10 в нормальном состоянии выполняет команды теоретически так, чтобы команды выполнялись вне очереди относительно их запрограммированной последовательности в потоке команд. Соответственно, не обязательно, чтобы результаты выполнения команд (информация операнда назначения) были доступны в соответствии с запрограммированной последовательностью этих команд. Однако процессор 10 записывает результаты выполнения команд обратно в регистры конфигурации (например GPR 23 и FPR 36) в порядке, соответствующем запрограммированной последовательности команд. Для этой цели процессор 10 имеет буферы переименования 34 и 38 для промежуточного хранения результатов выполнения команд до подходящего момента (т.е. до окончания выполнения всех предыдущих команд без условий исключения) для записи временно хранимых результатов обратно в регистры конфигурации.

Тем не менее, в качестве примера в предпочтительном исполнении некоторые команды действуют на SPR 40 (фиг. 1), причем результаты выполнения команды записываются непосредственно в SPR 40 без временного хранения в буферах переименования. Примером такой команды является команда Move To, в соответствии с которой CFXU 26 перемещает информацию в один из SPR 40 от одного из GPR 32. Как показано на фиг. 1, CFXU 26 связан с SPR 40. Команда Move То немедленно обновляет один из SPR 40 после выполнения. В качестве другого примера результат выполнения команды Store непосредственно записывается в ячейку памяти в кэш данных 16 без временного хранения в буферах переименования.

Процессор 10 не выполняет теоретически такие команды (когда результаты выполнения команд записываются непосредственно в регистры конфигурации или в ячейку памяти без временного хранения в буферах переименования), так что процессор 10 имеет возможность обеспечивать точные прерывания и точные исключения. Более того, так как результаты выполнения команд непосредственно записываются в регистр конфигурации или ячейку памяти без предварительного хранения в буферах переименования, то такие команды обрабатываются без стадии обратной записи. Соответственно, для гарантии завершения в порядке очереди и обратной записи процессор 10 задерживает выполнение такой команды до завершения выполнения всех предыдущих команд.

В соответствии с другой ситуацией (когда выполнение команды задерживается до момента, когда информация всех ее исходных операторов станет доступной и правильной), указанной на фиг. 3, устройство резервирования временно сохраняет информацию соответствующей команды, для которой информация исходного операнда не доступна на момент передачи этой команды от блока упорядочивания 18. После того как информация исходного операнда станет доступной от исполнительного блока, устройство резервирования вводит и сохраняет такую информацию исходного операнда. В подходящий момент устройство резервирования передает информацию этого исходного операнда исполнительной логике 54.

В предпочтительном исполнении большинство команд в качестве исходных операндов определяют один или более GPR 32 и FPR 36. Соответственно, в предпочтительном варианте выполнения устройства резервирования включают цепь для продвижения информации от исполнительных блоков.

Тем не менее, в предпочтительном варианте выполнения устройства резервирования не содержат схему для продвижения информации от исходных операндов других типов, таких как регистр CA 42 или SPR 40. Это объясняется тем, что размер и стоимость таких схем не соответствует частоте команд, которые определяют такие непродвинутые исходные операнды. Вместо этого процессор 10 в предпочтительном варианте выполнения задерживает выполнение команды, определяющей такие непродвинутые исходные операнды, по меньшей мере до завершения выполнения всех предыдущих команд. В ответ на завершение выполнения всех предыдущих команд эти непродвинутые исходные операнды считываются из одного из определенных регистров конфигурации (например, SPR 40). Примерами таких команд являются (1) расширенная арифметическая операция, которая считывает регистр CA 42, и (2) команда Move From, которая перемещает информацию от одного из SPR 40 в один из GPR 32.

Наконец, процессор 10 задерживает выполнение команды последовательного выполнения по меньшей мере до завершения всех предыдущих команд в двух ситуациях. В первой ситуации команда не должна выполняться теоретически. Во второй ситуации команда определяет по меньшей мере один исходный операнд, для которого процессор 10 не должен привлекать схему продвижения. Предпочтительно, чтобы такие ситуации обрабатывались блоком упорядочивания 18, определяющим информацию EOK, которая должна храниться в устройстве резервирования.

Если команда должна выполняться последовательно, то блок упорядочивания 18 очищает бит EOK (информации EOK, которая хранится в поле EOK устройства резервирования) и устанавливает его в состояние логического 0 во время передачи команды на FXUA 22. После установки бита EOK в состояние логического 0 блок упорядочивания 18 предотвращает выполнение команды блоком FXUA 22, даже если эта команда готова к выполнению. Соответственно FXUA 22 выполняет такие последовательно выполняемые команды только в ответ на выдачу блоком упорядочивания 18 сигнала по линии 60, как описано ниже.

В отличие от вышесказанного, если команда не должна выполняться последовательно, то блок упорядочивания 18 устанавливает бит EOK в состояние логической 1 во время передачи команды на FXUA 22. Посредством установки бита EOK в состояние логической 1 блок упорядочивания 18 позволяет FXUA 22 выполнять команду, как только информация исходного операнда команды будет правильной и доступной.

На фиг. 3 представлена блок-схема блока упорядочивания 18. Как указывалось ранее, на стадии выборки блок упорядочивания 18 выполняет избирательный ввод команд, количеством до четырех, из кэша команд 14 и сохраняет такие команды в буфере команд 70. На стадии декодирования логика декодирования 72 вводит и декодирует до четырех выбранных команд из буфера команд 70. На стадии диспетчеризации логика передачи 74 избирательно передает до четырех декодированных команд на выбранный (в ответ на выполнение декодирования на стадии декодирования) один из исполнительных блоков 20, 22, 24, 26, 28 и 30.

На фиг. 4 представлена концептуальная иллюстрация буфера переупорядочения 76 блока упорядочивания 18 предпочтительного варианта выполнения. Как показано на фиг. 4, буфер переупорядочения 76 имеет шестнадцать входов, соответственно обозначаемых номерами буферов 0-15. Каждый вход имеет пять основных полей, а именно поле "типа команды", поле "количества назначений GPR", поле "количества назначений FPR", поле "завершение" и поле "исключение". Более того, поле типа команды имеет подполе "исполнительного блока" и подполе "EOK".

Обратимся к фиг. 3, после того как логика передачи 74 передаст команду на исполнительный блок, блок упорядочивания 18 назначает переданную команду соответствующему входу в буфере переупорядочения 76. Блок упорядочивания 18 назначает входы буфера переупорядочения 76 переданным командам на основании первым пришел - первым обслужен и циклическим образом так, что блок упорядочивания 18 назначает вход 0, за которым следуют последовательно входы 1-15, а затем вновь вход 0. После назначения соответствующему входу переданной команды в буфере переупорядочения 76 логика передачи 74 выдает информацию, соответствующую переданной команде, для хранения в различных полях и подполях назначенного входа буфера переупорядочения 76.

Например, для входа 0 на фиг. 4 буфер переупорядочения 76 указывает, что команда была передана на FXUA 22. Более того, вход 0 указывает, что переданная команда выполняется последовательно, так что EOK=0 и процессор 10 должен задержать выполнение переданной команды по меньшей мере до тех пор, пока не завершится выполнение всех предыдущих команд. Кроме того, для входа 1 буфер переупорядочения 76 указывает, что последующая команда должна выполняться последовательно так, что EOK=0.

В соответствии с другими важными аспектами предпочтительного исполнения вход 0 далее указывает, что переданная команда имеет один GPR регистр назначения (такой, как "количество назначений GPR" = 1), имеет регистры нулевого назначения FPR (такие, как "количество назначений FPR" = 0), еще не завершена (так, что "исключение" = 0).

Исполнительный блок выполняет переданную команду, блок выполнения преобразует вход, назначенный команде в буфере переупорядочения 76. Более конкретно, в ответ на завершение выполнения переданной команды исполнительный блок изменяет поле "завершение" входа (так, чтобы "завершение" = 1). Если исполнительный блок встретит исключение во время выполнения переданной команды, то исполнительный блок изменяет поле "исключение" входа (так, чтобы "исключение" = 1).

Согласно фиг. 3 входы буфера переупорядочения 76 считываются логикой завершения 80 и логикой исключения 82 блока упорядочивания 18. Более того, в соответствии с одним из важных аспектов предпочтительного исполнения входы буфера переупорядочения 76 считываются логикой последовательного исполнения 84 устройства упорядочивания 18. В ответ на поля "исключения" буфера переупорядочения 76 логика исключения 82 передает исключения, которые встретились во время выполнения переданных команд.

В ответ на поля "завершение" и поля "исключения" буфера переупорядочения 76 логика завершения 80 выдает сигналы логике передачи 74, логике последовательного выполнения 84, а также буферу переупорядочения 76. Посредством этих сигналов логика завершения 80 указывает "завершение" команд в соответствии с их запрограммированной последовательностью. Логика завершения 80 указывает "завершение" команды, если она удовлетворяет следующим условиям: условие 1 - исполнительный блок (которому была передана команда) заканчивает выполнение команды (так что "завершение" = 1 для назначенных команде входов в буфере переупорядочения 76); условие 2 - не было обнаружено никаких исключительных ситуаций ни на каком из этапов обработки команды (так что "исключительная ситуация" 0 для входов, назначенных команде в буфере переупорядочения 76); условие 3 - любая ранее переданная команда удовлетворяет условиям 1 и 2.

В ответ на информацию буфера переупорядочения 76 логика передачи 74 определяет подходящее количество дополнительных команд для передачи.

В соответствии с важным аспектом варианта предпочтительного выполнения в ответ на сигналы от логики завершения 80 логика последовательного выполнения 84 избирательно выдает сигналы на FXUA 22 по линии 60. Если связанный с переданной на FXUA 22 командой бит EOK (в поле "типа команды" входа, назначенного команде в буфере переупорядочения 76) установлен в состояние логического 0, то логика последовательного выполнения 84 выдает сигнал по линии 60 в ответ на "завершение" всех команд, предшествующих переданной команде. FXUA 22 выполняет такую переданную команду только в ответ на передачу логикой последовательного выполнения 84 сигнала по линии 60. После передачи логикой последовательного выполнения 84 сигнала по линии 60 такой переданной командой (для которой назначенный бит EOK установлен в состояние логического 0) будет самая старая команда, ожидающая выполнения в устройстве резервирования 50a, b FXUA 22, так как команды "завершаются" в соответствии с их запрограммированной последовательностью.

Аналогично, логика последовательного выполнения 84 избирательно выдает сигналы на исполнительные блоки 20, 24, 26, 28 и 30 по линиям 86, 88, 90, 92 и 94, соответствующим образом связанным с ней.

На фиг. 5a, b проиллюстрированы различные стадии команд. Согласно фиг. 5a выполнение (цикл 6) последовательно выполняемой команды INST n+1 (например команды Move To или команды Move From) задерживается до завершения выполнения всех предыдущих команд (например, до цикла 5 предыдущей команды INST n). Тем не менее процессор 10 предпочтительно не задерживает передачу (цикл 3) или выполнение (цикл 4) команды INST n+2, которой предшествует команда последовательного выполнения INST n+1. Таким образом, процессор 10 обеспечивает непрерывную передачу команд (таких как INST n+2), которым предшествует последовательно выполняемая команда (такая, как INST n+1). Кроме этого, исполнительный блок процессора 10 имеет возможность подавать команды вне очереди от устройства резервирования исполнительных блоков на свою исполнительную логику (например, исполнительную логику 54 по фиг. 2), даже если самая старая команда, ожидающая выполнения в устройстве резервирования исполнительного блока, преобразуется в последовательную форму выполнения.

Процессор согласно предпочтительному варианту выполнения достигает более высокой производительности, чем в альтернативных случаях. Как показано на фиг. 5b, в соответствии с одним из таких альтернативных способов передача (цикл 8) команды INST i+2 задерживается в ответ на декодирование (цикл 2) команды INST i+1, которая выполняется последовательно. В соответствии с таким альтернативным способом команда передачи команды INST i+2 выполняется только после "завершения" всех ранее переданных команд (например, после цикла 7 выполнения предыдущей последовательно выполняемой команды INST i+1). Узким местом такого альтернативного способа является то, что выполнение задерживается для любой команды (такой как INST i+2), которой предшествует последовательно выполняемая команда (такая, как INST i+1).

Как указывалось ранее, процессор 10 достигает непрерывной передачи команд, которым предшествует последовательно выполняемая команда. Команда Move From является последовательно выполняемой командой и поэтому выигрывает за счет использования способа последовательного выполнения согласно предпочтительному варианту выполнения. Более того, в соответствии с другим важным аспектом предпочтительного выполнения процессор 10 далее содержит схему для вывода результатов (информации операнда назначения) команды Move From для хранения в выбранном буфере переименования до обратной записи информации операнда назначения в один из GPR 32.

Процессор 10 поддерживает такое переименование независимо от того, является ли регистр назначения команды Move From одним из GPR 32. Таким образом, процессор 10 использует схему продвижения своих устройств резервирования совместно со схемой поиска буферов переименования для корректного согласования информации операнда назначения (команды Move From) с исходным регистром команды, переданной после команды Move From. Соответственно, другие команды, которым предшествует команда Move From, могут передаваться в любое время после передачи команды Move From. Без использования такой схемы для команды Move From другие команды, которым предшествует команда Move From, не будут передаваться до "завершения" команды Move From, так как для выполнения других команд (в качестве информации их исходного операнда) может потребоваться информация операнда назначения команды Move From.

В соответствии с другим важным аспектом предпочтительного исполнения процессор 10 упорядочивает диспетчеризацию команд, реагируя на выборку команд и декодируя соответствующие исключительные ситуации ("IFDRE") оптимальным образом. Процессор 10 определяет выборку команды или исключительную ситуацию, связанную с декодированием, на этапе выборки или декодирования, если состояние исключительной ситуации может быть определено полностью на основании анализа команды и состояния процессора 10. Примерами таких выборок команд или исключительных ситуаций, связанных с декодированием, являются неисправность страницы доступа к команде, нарушение защиты памяти доступа к команде, нарушение привилегированной команды, а также несанкционированные команды.

В основном в ответ на выявление выборки такой команды или исключительной ситуации, связанной с декодированием, блок упорядочивания 18 передает команду, вызывающую IFDRE на устройство резервирования исполнительного блока, но одновременно устанавливает бит EOK в состояние логического 0, как указано ранее со ссылкой на фиг. 2-4. Более того, блок упорядочивания 18 запоминает указатель условия IFDRE посредством установки "исключительная ситуация" = 1 (одновременно "завершение" = 0) для входа, назначенного для команды, вызывающей IFDRE в буфере переупорядочения 76. Такой указатель определяет команду как команду, вызывающую IFDRE.

Как указывалось ранее со ссылками на фиг. 2-4, путем установки бита EOK в логическое состояние 0 блок упорядочивания 18 предотвращает выполнение исполнительным блоком переданной команды, даже если эта команда готова к выполнению. Соответственно, исполнительный блок выполняет такую команду только в ответ на сигнал от блока упорядочивания 18, переданный по одной из соответствующим образом подключенной линии 60, 86, 88, 90, 92 или 94, как указывалось ранее со ссылками на фиг. 2-4.

В ответ на завершение всех команд, предшествующих вызывающей IFDRE команде, блок упорядочивания 18 обрабатывает выборку или исключительную ситуацию, связанную с декодированием, вместо того чтобы передавать сигнал на исполнительный блок посредством соответствующим образом подсоединенных линий 60, 86, 88, 90, 92 или 94. Таким образом, вызывающая IFDRE команда никогда не будет выполнена исполнительным блоком. Блок упорядочивания 18 определяет команду как вызывающую IFDRE команду в ответ на состояния: "исключительная ситуация" = 1 и "завершение" = 0 для входа, связанного с вызывающей IFDRE командой в буфере переупорядочения 76.

Таким образом, процессор 10 упорядочивает и ускоряет передачу команды посредством логики передачи 74 (фиг. 3), что ускоряет работу критической схемы в суперскалярном процессоре. Соответственно, процессор 10 в предпочтительном варианте выполнения достигает более высокой производительности по сравнению с альтернативными вариантами. В соответствии с одним из таких альтернативных способов процессор никогда не передает вызывающую IFDRE команду. Такой альтернативный способ приводит к сложной и медленной передаче, так как для каждой команды процессору необходимо определить выборку каждой команды и состояние исключительной ситуации, связанное с декодированием, перед определением, куда необходимо передавать команду. Например, в соответствии с таким альтернативным способом процессор определяет, куда необходимо передать n-ую команду в ответ на определение, имела ли n-ая команда или какая-либо более ранняя n-1-ая команда выборку или связанное с декодированием состояние исключительной ситуации.

В отличие от этого в предпочтительном варианте выполнения, логика передачи 74 (фиг. 3) работает независимо от выборки или состояний исключительной ситуации, связанных с декодированием. Даже после принятия решения о промежуточной передаче команды на исполнительный блок для исполнения блок упорядочивания 18 определяет, существует ли условие IFDRE для данной команды. Если блок упорядочивания 18 определит, что условие IFDRE существует для данной команды, то блок 18 выдаст указатель условия IFDRE для запрещения выполнения команды исполнительным блоком. Более конк