Реляторный процессор

Реляторный процессор

Реферат

 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения аналоговых вычислительных систем. Техническим результатом является расширение функциональных возможностей за счет ранговой обработки сигналов. Процессор содержит матрицу реляторов, каждый из которых состоит из компаратора, замыкающих и размыкающих ключей, а также информационные, адресные, выходные и вспомогательные шины. 2 ил.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, а также средств автоматического регулирования и управления.

Известны реляторные процессоры (см. например рис. 37b в книге Волгин Л. И. Синтез устройств для обработки и преобразования информации в элементном базисе реляторов. - Таллинн: Валгус, 1989. - 179 с.; фиг.2 в описании изобретения к авт. св. СССР 1513480, кл. G 06 G 7/25, 1989 г.), которые идентифицируют предъявляемую ранговую ситуацию R= (x₁<...< x_n) по признаку ее совпадения с опорной ранговой ситуацией R_w= (x_w1<...< x_wn) заданной из полного набора входные информационные аналоговые сигналы (напряжения).

К причине, препятствующей достижению указанного ниже технического результата при использовании известных реляторных процессоров, относится ограниченные функциональные возможности, обусловленные тем, что для настройки на опорную ранговую ситуацию, отличную от заданной, требуется изменение схемы процессора.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип реляторный процессор (рис. 6 на стр. 74 в журнале "Автоматика и вычислительная техника", N 4, 1993 г.), который содержит n информационных, n адресных, n выходных шин и воспроизводит операцию: где r₁ ... r_n, r_i {1,...,n}; x⁽¹⁾ = min(x₁,...,x_n),...,x⁽ⁿ⁾=max(x₁,.. . , x_n); y₁,...,y_n - идентифицирующие аналоговые сигналы (напряжения). Согласно (1), количество m n выходных шин Z_i, для которых Z_i = y_i, является мерой близости между предъявляемой R и опорной R_w ранговыми ситуациями, при этом R_w задана структурой процессора. Если R= R_w, то m = n - признак идентификации.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, обусловленные тем, что для настройки на опорную ранговую ситуацию, отличную от заданной, требуется изменение схемы процессора.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения настройки на любую, заданную из полного набора, опорную ранговую ситуацию без изменения схемы процессора.

Указанный технический результат при осуществлении изобретения достигается тем, что в реляторный процессор, содержащий n информационных, n адресных и n выходных шин, введены n вспомогательных шин и n² реляторов, каждый из которых выполнен в виде компаратора, подключенного выходом к управляющему входу четырех замыкающих и четырех размыкающих ключей, выход k-го (k = 1,2,3,4) замыкающего и выход k-го размыкающего ключей объединены и образуют k-ый выход релятора, инвертирующий вход компаратора соединен с входом первого размыкающего и с входом второго замыкающего ключей и является первым входом релятора, неинвертирующий вход компаратора соединен с входом первого замыкающего и с входом второго размыкающего ключей и является вторым входом релятора, вход третьего размыкающего ключа соединен с входом четвертого замыкающего ключа и является третьим входом релятора, четвертый вход которого образуют объединенные входы третьего замыкающего и четвертого размыкающего ключей, реляторы сгруппированы в матрицу из n строк и n столбцов, так, что в i-ой строке первый и третий выходы j-го релятора соединены соответственно с первым и третьим входами (j+1)-го релятора, а в j-ом столбце второй и четвертый выходы i-го релятора - с вторым и четвертым входами (i+1)-го релятора, второй и четвертый входы j-го релятора в первой строке соединены соответственно с j-ми информационной и адресной шинами, а первый и третий входы i-го релятора в первом столбце - с i-ми вспомогательной и выходной шинами, третьи выходы первого,...n-го релятора n-го столбца соединены соответственно с четвертыми выходами n-го,...,первого релятора n-ой строки.

Проведенный заявителем анализ уровня техники, включающий поиск по патентным и научно-техническим источникам информации, и выявление источников, содержащих сведения об аналогах заявленного изобретения, позволил установить, что заявитель не обнаружил аналог, характеризующийся признаками, тождественными всем существенным признакам заявленного изобретения. Определение из перечня выявленных аналогов прототипа, как наиболее близкого по совокупности существенных признаков аналога, позволил выявить совокупность существенных по отношению к усматриваемому заявителем техническому результату отличительных признаков в заявленном устройстве, изложенных в формуле изобретения. Следовательно, заявляемое изобретение соответствует условию "новизна".

Для проверки соответствия заявленного изобретения условию "изобретательский уровень" заявитель провел дополнительный поиск известных решений, чтобы выявить признаки, совпадающие с отличительными от прототипа признаками заявленного устройства. Результаты поиска показали, что заявленное изобретение не вытекает для специалиста явным образом из известного уровня техники, поскольку из уровня техники, определенного заявителем, не выявлено влияние предусматриваемых существенными признаками заявленного изобретения преобразований на достижение технического результата, в частности заявленным изобретением не предусматриваются следующие преобразования: - дополнение известного средства какой-либо известной частью (частями), присоединяемой (присоединяемыми) к нему по известным правилам для достижения технического результата, в отношении которого установлено влияние именно таких дополнений; - замена какой-либо части (частей) известного средства другой известной частью для достижения технического результата, в отношении которого установлено влияние именно такой замены; - исключение какой-либо части (элемента) средства с одновременным исключением обусловленной ее наличием функции и достижением при этом обычного для такого исключения результата; - увеличение количества однотипных элементов для усиления технического результата, обусловленного наличием в средстве именно таких элементов; - выполнение известного средства или его части (частей) из известного материала для достижения технического результата, обусловленного известными свойствами этого материала; - создание средства, состоящего из известных частей, выбор которых и связь между которыми осуществлены на основании известных правил, рекомендаций, и достигаемый при этом технический результат обусловлен только известными свойствами частей этого средства и связей между ними.

Описываемое изобретение не основано на изменении количественного признака (признаков), представлении таких признаков во взаимосвязи, либо изменении ее вида. Имеется в виду случай, когда известен факт влияния каждого из указанных признаков на технический результат, и новые значения этих признаков или их взаимосвязь могли быть получены исходя из известных зависимостей, закономерностей. Следовательно, заявленное изобретение соответствует условию "изобретательский уровень".

На фиг. 1 и фиг.2 представлены соответственно схема предлагаемого реляторного процессора (при n=4) и схема релятора, который использован при построении процессора.

Схема предлагаемого реляторного процессора (фиг. 1) содержит n информационных шин 1; n адресных шин 2; n выходных шин 3; n вспомогательных шин 4 и n² реляторов 5₁₁,...,5₄₄. Реляторы 5₁₁,...,5₄₄ сгруппированы в матрицу из n строк и n столбцов, так, что в i-ой строке первый и третий выходы релятора 5_ij; (j = 1,2,3) соединены соответственно с первым и третьим входами релятора 5_i(j+1), a в j-ом столбце второй и четвертый выходы релятора 5_ij (i = 1,2,3) - с вторым и четвертым входами релятора 5_(i+1)j, вторые входы реляторов 5₁₁, ....,5₁₄ соединены соответственно с первой,...,n-ой информационными шинами 1, а четвертые входы - с первой,...,n-ой адресными шинами 2, первые входы реляторов 5₁₁,...,5₄₁ соединены соответственно с первой,...,n-ой вспомогательными шинами 4, а третьи входы - с первой Z₁,...,n-ой Z_n выходными шинами 3, третьи выходы реляторов 5₁₄,...,5₄₄ соединены соответственно с четвертыми выходами реляторов 5₄₄,...,5₄₁.

Каждый из реляторов 5₁₁,...,5₄₄ (фиг.2) содержит компаратор 6; замыкающие ключи 7₁,...,7₄; размыкающие ключи 8₁,...,8₄; первый,....четвертый входы 9₁, ...,9₄; первый,...,четвертый выходы 10₁,...,10₄. Выход компаратора 6 подключен к управляющему входу ключей 7₁,...,7₄, 8₁,...,8₄, выходы ключей 7_k и 8_k (k = 1,2,3,4) объединены и образуют выход 10_k релятора, инвертирующий вход компаратора 6 соединен с входами ключей 8₁ и 7₂ и является входом 9₁ релятора, неинвертирующий вход компаратора 6 соединен с входами ключей 7₁ и 8₂ и является входом 9₂ релятора, вход ключа 8₃ соединен с входом ключа 7₄ и является входом 9₃ релятора, вход 9₄ которого образуют объединенные входы ключей 7₃ и 8₄.

Работа предлагаемого реляторного процессора (фиг. 1) осуществляется следующим образом. На первую,...,n-ую информационные шины 1 подаются соответственно информационные аналоговые сигналы (напряжения) x₁,...,x_n (x_med,x_max), , которые формируют текущую ранговую ситуацию R= (x₁<...< x_n), подлежащую идентификации ( {1,...,n!}; x₁,...,x_n {x₁,...,x_n}), нa первой,...,n-ой вспомогательных шинах 4 фиксируются соответственно опорные аналоговые сигналы (напряжения) , которые задают опорную ранговую ситуацию а на первой,...,n-ой адресных шинах 2 фиксируются соответственно идентифицирующие аналоговые сигналы (напряжения) y₁... y_n. Если сигнал на входе 9₁ релятора (фиг.2) больше сигнала на входе 9₂, то на выходе компаратора 6 будет логический "0", ключи 7₁,...,7₄ будут разомкнуты, ключи 8₁,...,8₄ - замкнуты, на выходы 10₁, . . . ,10₄ пройдут сигналы соответственно с входов 9₁,...,9₄. Если сигнал на входе 9₁ релятора меньше сигнала на входе 9₂, то на выходе компаратора 6 будет логическая "1", ключи 7₁,...,7₄ будут замкнуты, ключи 8₁,...,8₄ - разомкнуты, на выходы 10₁, 10₂, 10₃, 10₄ пройдут сигналы соответственно с входов 9₂, 9₁, 9₄, 9₃. Таким образом, на выходах 10₁ и 10₂ релятора (фиг. 2) выделяются соответственно максимальный и минимальный из сигналов, действующих на входах 9₁, 9₂, а выходы 10₃ и 10₄ предназначены для адресной идентификации входов релятора, на которых действуют соответственно максимальный и минимальный сигналы. Переключательные каналы, образованные ключами 7₃, 7₄, 8₃ и 8₄, являются обратимыми. Это означает, что выходы 10₃ и 10₄ могут быть использованы в качестве входов, а входы 9₃ и 9₄ - в качестве выходов релятора. На выходах 10₁ реляторов 5₁₄,...,5₄₄ выделяются соответственно максимальный x⁽ⁿ⁾ = max(x₁,...,x_n),..., минимальный x⁽¹⁾ = min(x₁,...,x_n) информационные аналоговые сигналы, а на выходах 10₂ реляторов 5₄₁,...,5₄₄ - минимальный, максимальный опорные аналоговые сигналы. При этом к выходу 10₃ релятора 5₁₄ подключается адресная шина, номер которой совпадает с номером _n {1,...,n} сигнала x_n= x⁽ⁿ⁾; к выходу 10₃ релятора 5₂₄ подключается адресная шина, номер которой совпадает с номером _n-1 {1,...,n} сигнала x_n-1= x^(n-1);...; к выходу 10₃ релятора 5₄₄ подключается адресная шина, номер которой совпадает с номером ₁ {1,...,n} сигнала x₁= x⁽¹⁾; к выходу 10₄ релятора 5₄₁ подключается выходная шина, номер которой совпадает с номером к выходу 10₄ релятора 5₄₄ подключается выходная шина, номер которой совпадает с номером С учетом вышеизложенного принципа работы, воспроизводимая предлагаемым реляторным процессором операция определяется выражением: (2) где r_i, и ранги соответственно информационного и опорного аналоговых сигналов, Согласно (2), номер i выходной шины Z_i = y_j, для которой i=j, укажет адрес сигналов x_i и одинаковых рангов Количество таких шин m n является мерой близости между предъявляемой R и опорной ранговыми ситуациями. При этом, если то m=n - признак идентификации.

В результате, предлагаемый реляторный процессор, в отличие от прототипа, может быть настроен без схемных изменений на любую, заданную из полного набора опорную ранговую ситуацию путем подачи необходимых напряжений на соответствующие вспомогательные шины. Дополнительным достоинством указанного процессора является регулярность его структуры, обеспечивающая возможность его эффективной однокристальной реализации на основе электронных технологий современных СБИС.

Таким образом, вышеизложенные сведения свидетельствуют о выполнении при использовании заявленного устройства следующей совокупности условий: - средство, воплощающее заявленное устройство при его осуществлении, предназначено для использования в промышленности, а именно в области автоматики и аналоговой вычислительной техники в качестве функциональных узлов аналоговых вычислительных машин, а также средств автоматического регулирования и управления; - для заявленного устройства в том виде, как оно охарактеризовано в независимом пункте изложенной формулы изобретения, подтверждена возможность его осуществления с помощью описанных в заявке или известных до даты приоритета средств и методов; - средство, воплощающее заявленное изобретение при его осуществлении, способно обеспечить достижение усматриваемого заявителем технического результата.

Следовательно, заявленное изобретение соответствует условию "промышленная применимость".

Формула изобретения

Реляторный процессор, содержащий n информационных, n адресных и n выходных шин, отличающийся тем, что в него введены n вспомогательных шин и n² реляторов, каждый из которых выполнен в виде компаратора, подключенного выходом к управляющему входу четырех замыкающих и четырех размыкающих ключей, выход k-го (k = 1, 2, 3, 4) замыкающего и выход k-го размыкающего ключей объединены и образуют k-й выход релятора, инвертирующий вход компаратора соединен с входом первого размыкающего и с входом второго замыкающего ключей и является первым входом релятора, неинвертирующий вход компаратора соединен с входом первого замыкающего и с входом второго размыкающего ключей и является вторым входом релятора, вход третьего размыкающего ключа соединен с входом четвертого замыкающего ключа и является третьим входом релятора, четвертый вход которого образуют объединенные входы третьего замыкающего и четвертого размыкающего ключей, реляторы сгруппированы в матрицу из n строк и n столбцов так, что в i-й строке первый и третий выходы релятора соединены соответственно с первым и третьим входами (j + 1)-го релятора, а в j-ом столбце второй и четвертый выходы i-го релятора - с вторым и четвертым входами (i + 1)-го релятора, второй и четвертый входы j-го релятора в первой строке соединены соответственно с j-ми информационной и адресной шинами, а первый и третий входы i-го релятора в первом столбце - с i-ми вспомогательной и выходной шинами, третьи выходы первого, ..., n-го реляторов n-го столбца соединены соответственно с четвертыми выходами n-го, ..., первого реляторов n-й строки.

РИСУНКИ

Рисунок 1, Рисунок 2