Программируемое логическое устройство

Программируемое логическое устройство

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивых системах. Технический результат изобретения заключается в повышении быстродействия при вычислении логических функций в условиях возникновения отказов. Он достигается путем введения дисциплины вычисления логических функций за два такта по двум подфункциям с дизъюнкцией промежуточных результатов. Устройство позволяет существенно повысить быстродействие при вычислении логических функций в условиях отказов за счет уменьшения времени перепрограммирования и использования логических элементов, реализующих функцию С.Тюрина. Эти элементы сохраняют функциональную полноту при однократных константных отказах их входов. Изобретение дополнительно обеспечивает простоту диагностирования процесса вычисления логических функций. 1 з.п. ф-лы, 3 ил.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивых вычислительных системах.

Известно программируемое логическое устройство, содержащее матрицу реализации конъюнкций, матрицу реализации дизъюнкций, блок программируемых инверторов (С. И. Баранов, В.А.Скляров, Цифровые устройства на программируемых БИС с матричной структурой, М.: Радио и связь, 1986, с. 43). Недостатком такого устройства является низкое быстродействие в режиме перепрограммирования.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее g n-входовых элементов И (n - количество информационных входов устройства, 2g2ⁿ), t элементов ИЛИ ( t - количество информационных выходов устройства), первую, вторую и третью группы D-триггеров, первую группу элементов И с тремя состояниями выхода, группу элементов И-НЕ с тремя состояниями выхода, gt двухвходовых элементов И, счетчик и дешифратор, первый, второй и третий RS-триггеры, дополнительный элемент ИЛИ и вторую группу элементов И с тремя состояниями выхода, причем D-входы [i+(k-1)n]-x D-триггеров первой и второй групп, первые входы соответствующих элементов И с тремя состояниями выхода первой группы и первые входы элементов И-НЕ с тремя состояниями выхода (1in; 1kg) являются i-м информационным входом устройства, выходы D-триггеров первой группы соединены с вторыми входами соответствующих элементов И с тремя состояниями выхода первой группы, а выходы D-триггеров второй группы - с вторыми входами соответствующих элементов И-НЕ с тремя состояниями выхода, выходы которых соединены с выходами соответствующих элементов И с тремя состояниями выхода первой группы, C-входы [(k-1)n+i] -x D-триггеров первой группы соединены с k-м нечетным выходом дешифратора, а C-входы одноименных D-триггеров второй группы с k-м четным выходом дешифратора, выходы [(k-1)n+i]-x элементов И с тремя состояниями выхода первой группы соединены с входами k-го n-входового элемента И, выход которого соединен с первыми входами [k+(j-1)g]-x двухвходовых элементов И (1jt), вторые входы которых соединены с выходами соответствующих D-триггеров третьей группы, а выходы - с k-м входом j-х элементов ИЛИ, информационные выходы счетчика соединены с входами дешифратора, а счетный вход счетчика является тактовым входом устройства, первые входы второй группы элементов И с тремя состояниями выхода соединены с выходами соответствующих элементов ИЛИ, а вторые входы - с инверсным выходом третьего RS-триггера, S-вход которого соединен с нулевым выходом дешифратора, а R-вход - с выходом дополнительного элемента ИЛИ, выход j-го элемента И с тремя состояниями выхода второй группы соединен с D-входами [k+(j-1)g]-x D-триггеров третьей группы и является соответствующим информационным выходом устройства, p-й выход дешифратора (1pg) соединен с C-входами [(p-1)t+j]-x D-триггеров третьей группы, S-входы первого и второго RS-триггеров соединены соответственно с g-м выходом дешифратора и с выходом переполнения счетчика, выход первого RS-триггера является выходом индикации программирования элементов ИЛИ устройства, выход второго RS-триггера соединен с первым входом дополнительного элемента ИЛИ и является выходом индикации программирования элементов И устройства, R-входы D- и RS-триггеров и второй вход дополнительного элемента ИЛИ являются входом сброса устройства (Авт. св. СССР N 1444892, кл. G 11 C 17/00, G 06 F 7/00, 1988 г.).

Недостатком известного устройства является низкое быстродействие вычисления логических функций при наличии отказов.

Технические средства прототипа ориентированы на вычисление логических функций в условиях отсутствия отказов без какой-либо перестройки (реконфигурации) схемы. При отказе технических средств реализации одной из функций, что выясняется путем тестирования с помощью внешних технических средств, может быть реализовано вычисление этой функции на оставшихся технических средствах с предварительным перепрограммированием всего устройства и запоминанием результата во внешних по отношению к устройству-прототипу технических средствах. Однако это существенно снижает быстродействие. Кроме того, при наличии одного отказа, приводящего к невозможности вычислении по каждой из функций, устройство-прототип неспособно вычислить логические функции даже с перепрограммированием.

Все это снижает быстродействие устройства в задачах обеспечения работоспособности при наличии отказов.

Целью изобретения является повышение быстродействия при вычислении логических функций в условиях возникновения отказов.

Поставленная цель достигается тем, что программируемое логическое устройство, содержащее первую, вторую и третью группы D-триггеров количеством по m2ⁿ (n - число входных переменных, m - число выходных функций), третью группу D-триггеров количеством 2(n-1)m, группу m(n-1) элементов И, счетчик, группу m2ⁿ элементов И с тремя состояниями на выходе, дешифратор, группу m(n-1) элементов ИЛИ, причем входом сброса D-триггеров первой, второй и третьей групп, счетчика является вход сброса устройства, счетный вход счетчика является входом программирования устройства, а информационные выходы счетчика подключены к информационным входам дешифратора, неинверсные выходы D-триггеров второй группы подключены к управляющим входам соответствующих элементов И с тремя состояниями на выходе группы m2ⁿ элементов И с тремя состояниями на выходе, неинверсные выходы D-триггеров третьей группы подключены ко вторым входам соответствующих элементов И группы m2ⁿ элементов И, согласно изобретению введены вторая группа m2ⁿ элементов И с тремя состояниями на выходе и m блоков вычисления функций, причем управляющий входы элементов второй группы m2ⁿ элементов И с тремя состояниями на выходе подключены к инверсным выходам соответствующих D-триггеров второй группы D-триггеров, а информационные входы элементов второй группы m2ⁿ элементов И с тремя состояниями на выходе являются соответствующими входами расширения соответствующей группы из m групп входов расширения, выходы элементов И с тремя состояниями на выходе объединены и подключены ко входам настройки соответствующего из m блоков вычисления функций, первый выход дешифратора подключен ко входам синхронизации D-триггеров первой группы, второй выход дешифратора подключен ко входам синхронизации D-триггеров второй группы, третий выход дешифратора подключен ко входам синхронизации D-триггеров третьей группы, четвертый выход дешифратора является выходом окончания программирования устройства, информационные входы D-триггеров первой и второй группы являются соответствующими входами расширения соответствующей из m групп входов расширения, информационные входы D-триггеров третьей группы являются 2(n-1) входами расширения соответствующей из m групп входов расширения, первые входы элементов И группы m(n-1) элементов И являются соответствующими из n-1 неинверсных входов группы 2nm входов парафазных входных переменных (по 2m разрядов на каждый блок вычисления функций), первые входы элементов ИЛИ группы m(m-1) элементов ИЛИ являются соответствующими из n-1 инверсных входов группы 2nm входов парафазных входных переменных (по 2m разрядов на каждый из m блоков вычисления функций), выходы элементов И группы m(n-1) элементов И подключены к соответствующим i-м инверсным входам парафазных входных переменных соответствующего из m блоков вычисления функций , а старший неинверсный разряд этих входов является соответствующим n-м неинверсным входом группы 2nm входов парафазных входных переменных, выходы элементов ИЛИ группы m(n-1) элементов ИЛИ подключены к соответствующим i-м инверсным входам парафазных входных переменных соответствующего из m блоков вычисления функций , а старший инверсный разряд этих входов является соответствующим n-м инверсным входам группы 2nm входов парафазных входных переменных, входы сброса блоков вычисления функций являются входом сброса устройства, входы синхронизации блоков вычисления функций являются входом синхронизации устройства, дополнительные входы сброса блоков вычисления функций являются группой m входов дополнительного сброса устройства, входы реконфигурации m блоков вычисления функций являются группой m входов реконфигурации блоков вычисления функций при отказах, входы типа реконфигурации m блоков вычисления функции при отказах являются группой m входов типа реконфигурации блоков вычисления функций при отказах, выходы неинверсного значения функции блоков вычисления функций являются соответствующими разрядами группы m выходов значений функции устройства, выходы инверсного значения функции блоков вычисления функций являются соответствующими разрядами группы m выходов инверсных значений функций устройства, выходы готовности результатов вычислений блоков вычисления функций являются группой m выходов готовности результатов вычисления функций устройства, каждый блок вычисления функций содержит группу 42ⁿ элементов И с тремя состояниями на выходе, два D-триггера, T-триггер, RS-триггер фиксации импульса, пять элементов ИЛИ, три элемента И, четыре инвертора, n групп элементов 22 НЕ-И-ИЛИ (в каждую i-ю группу входит 2^n-1 элементов, ), элемент задержки, дополнительную группу элементов И с тремя состояниями на выходе, причем входы управления нечетных элементов И с тремя состояниями на выходе из группы 42ⁿ элементов И с тремя состояниями на выходе подключены к неинверсному выходу T-триггера, инверсный выход которого подключен ко входам управления четырех элементов И с тремя состояниями на выходе из группы 42ⁿ элементов И с тремя состояниями на выходе, информационные выходы которых являются соответствующими разрядами входов настройки блока, информационные входы нечетных элементов И с тремя состояниями на выходе из первой половины группы 42ⁿ элементов И с тремя состояниями на выходе подключены к соответствующим j-м элементам второй половины входов настройки, , информационные входы нечетных элементов И с тремя состояниями на выходе из второй половины 42ⁿ элементов И с тремя состояниями на выходе подключены к соответствующим M разрядам первой половины входов настройки, , выходы нечетных элементов И с тремя состояниями на выходе группы 42ⁿ элементов И с тремя состояниями на выходе объединены с выходами соответствующих четных элементов И с тремя состояниями на выходе и подключены к соответствующим нечетным входам соответствующего элемента 22 НЕ-И-ИЛИ первой группы из n групп элементов 22 НЕ-И-ИЛИ (по две пары нечетный - четный элемент И с тремя состояниями выхода на каждый элемент 22 НЕ-И-ИЛИ, четные входы элементов 22 НЕ-И-ИЛИ каждой S-й группы, , элементов 22 НЕ-И-ИЛИ являются соответствующими разрядами входов парафазных входных переменных блока (второй вход каждого элемента 22 НЕ-И-ИЛИ S-й группы является входом X_S, четвертый - ), выходы элементов 22 НЕ-И-ИЛИ S-й группы, , где n - число входных переменных, подключены к соответствующим нечетным входам элементов 22 НЕ-И-ИЛИ S+1 группы, причем к каждому элементу 22 НЕ-И-ИЛИ в группы подключены выходы двух элементов i-1 групп, выход единственного элемента 22 НЕ-И-ИЛИ последней n-й группы из n групп элементов 22 НЕ-И-ИЛИ подключен к информационному входу первого D-триггера, второй вход этого элемента подключен к выходу первого элемента ИЛИ, а четвертый вход этого элемента 22 НЕ-И-ИЛИ n-й группы подключен к выходу второго элемента ИЛИ, первые входы первого и второго элементов ИЛИ подключены к выходам первого и второго элементов И соответственно, второй вход первого элемента ИЛИ подключен к объединенным выходами первого и второго элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями при выходе, второй вход второго элемента ИЛИ подключен к объединенным выходам третьего и четвертого элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями на выходе, вторые входы первого и второго элементов И, входы второго и четвертого инвертора являются видом реконфигурации блока при отказах, первый вход первого элемента И и вход первого инвертора являются входом типа реконфигурации блока при отказах, выход первого инвертора подключен к первому входу второго элемента И, вход обнуления первого D-триггера и первый вход четвертого элемента ИЛИ являются входом сброса блока, входы синхронизации первого и второго D-триггеров, счетный вход T-триггера, вход элемента задержки являются входом синхронизации блока, выход второго инвертора подключен ко второму входу четвертого элемента ИЛИ, третий вход которого является входом дополнительного сброса блока, выход четвертого элемента ИЛИ подключен ко входам обнуления второго D-триггера, RS-триггера фиксации импульса и T-триггера, выход первого D-триггера подключен к информационному входу второго D-триггера и первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу второго D-триггера, выход третьего элемента ИЛИ является выходом значения функции блока и подключен ко входу третьего инвертора и первому входу пятого элемента ИЛИ, выход третьего инвертора является выходом инверсного значения функции блока, выход четвертого инвертора подключен ко второму входу пятого элемента ИЛИ, третий вход которого подключен ко входу третьего элемента И, выход пятого элемента ИЛИ является выходом готовности результатов вычисления функций блока, первый вход третьего элемента И подключен к выходу RS-триггера функции импульса, а второй вход третьего элемента И подключен к инверсному выходу T-триггера, который также подключен ко входам управления нечетных элементов И с тремя состояниями на выходе дополнительной группы элементов с тремя состояниями на выходе, ко входам управления четных элементов которой подключен неинверсный выход T-триггера, информационные входы первого и четвертого элементов И с тремя состояниями на выходе являются n-м инверсным входом x_n парафазных входных переменных блока, а информационные входы второго и третьего элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями на выходе являются n-м инверсным входом парафазных входных переменных блока.

Сущность изобретения заключается в повышении быстродействия при вычислении логических функций в условиях возникновения отказов путем введения дисциплины вычисления логических функций за два такта по двум подфункциям с дизъюнкцией промежуточных результатов.

Суть новой введенной дисциплины заключается в следующем: а) в отключении половины логических элементов, вычисляющих логическую функцию в соответствие с парафазными входными сигналами и кодами настройки; б) в вычислении первой подфункции логической функции на половине логических элементов с использованием половины кодов настройки с запоминанием результата; в) в вычислении второй подфункции логической функции на этой же половине логических элементов с использованием второй половины кодов настройки с заменой старшей переменной на ее инверсию и запоминанием результата; г) в дизъюнкции результатов вычисления подфункций; д) в использовании для вычисления логических функций элементов 22 НЕ-И-ИЛИ, сохраняющих функциональную полноту при однократных константных отказах входов (так называемых функционально-полных толерантных элементов, реализующих функцию С.Тюрина).

Сущность изобретения реализуется за счет введения следующей совокупности конструктивных признаков - новых элементов и связей, соответствующих критерию "новизна".

Введение блоков вычисления функции с предлагаемой структурой и соответствующим им связей позволяет вычислять логические функции как в случае отсутствия отказов, так и в случае наличия отказов, реализуя дисциплину вычисления логических функций за два такта по двум подфункциям с дизъюнкцией промежуточных результатов.

Введение новых связей для группы m(n-1) элементов И, группы m(n-1) элементов ИЛИ позволяет подключать ко входам парафазных входных переменных блоков вычисления функций существенные переменные с группы 2nm входов парафазных входных переменных устройства как в случае вычисления логических функций при отсутствии отказов, так и при их наличии во время реализации новой введенной дисциплины.

Введение второй группы m2ⁿ элементов ИЛИ с тремя состояниями на выходе и соответствующей ей связей, а также новых связей для первой группы m2ⁿ элементов И с тремя состояниями на выходе позволяет подключать ко входам настройки блоков вычисления функций как настроечную информацию с выходов первой группы D-триггеров, так и внешние входы m групп входов расширения в целях расширения разрядности в процессе вычислений при отсутствии отказов, а также в процессе реализации новой введенной дисциплины.

Введение новых связей для D-триггеров первой группы позволяет обеспечить настройку блоков вычисления функций для реализации в них вычислений как в процессе вычислений при отсутствии отказов, так и в процессе реализации новой введенной дисциплины.

Введение новых связей для D-триггеров второй группы позволяет обеспечить подключение ко входам настройки блоков вычисления функций разрядов m групп входов расширения для обеспечения расширения разрядности в процессе вычислений при отсутствии отказов, а также в процессе реализации новой введенной дисциплины.

Введение новых связей для D-триггеров второй группы позволяет обеспечить их программирование для последующего участия их в реализации вычислений при отсутствии отказов, так и в процессе реализации новой введенной дисциплины.

Введение новых связей для дешифратора позволяет обеспечить программирование D-триггеров первой, второй и третьей групп для последующего участия их в реализации вычислений логических функций при отсутствии отказов, так и в процессе реализации новой введенной дисциплины.

Таким образом, предлагаемое техническое решение соответствует критерию "существенные отличия", поскольку в известных устройствах - аналоге и прототипе не достигается свойство повышения быстродействия при вычислении логических функций в условиях возникновения отказов вследствие отсутствия указанной совокупности конструктивных признаков.

При использовании предлагаемого программируемого логического устройства может быть получен положительный эффект повышения быстродействия при вычислении логических функций в условиях возникновения отказов. Количественный расчет приведен в разделе технико-экономического обоснования.

На фиг. 1 изображена функциональная электрическая схема предлагаемого программируемого логического устройства.

На фиг. 2 изображена функциональная электрическая схема i-го блока вычисления функций.

На фиг. 3 изображена временная диаграмма работы блока вычисления функций: а) в режиме вычисления при отсутствии отказов и б) в режиме вычисления при наличии отказов.

Программируемое логическое устройство содержит первую 1, вторую 2 и третью 3 группы D-триггеров, в первой и во второй группах m2ⁿ D-триггеров, где n - число входных переменных, m - число выходных функций, в третьей группе 2(n-1)m D-триггеров, группу m(n-1) элементов И 4, счетчик 5, первую группу m2ⁿ элементов И с тремя состояниями на выходе, дешифратор 7, группу m(n-1) элементов ИЛИ 8, вторую группу m2ⁿ элементов И 9 с тремя состояниями на выходе, m блоков вычисления функций 10.1-10m, группу 2mm входов парафазных входных переменных 11 по 2m разрядов на каждый из блоков 10.1-10.m, m групп входов расширения 12.1-12m, каждая из которых содержит 2ⁿ разрядов, вход сброса 13, вход программирования 14, группу m выходов значений функций 15, 1.1-15. m.1, группу m выходов инверсных значений функций 15.1.2-15.m.2, группу m выходов готовности результатов вычисления функций 15.1.3-15.m.3, выход окончания программирования 16, вход синхронизации 17, группу m входов реконфигурации блоков вычисления функций при отказах 18.1-18.m, группу m входов типа реконфигурации блоков вычисления функций при отказах 19.1-19.m.

Каждый блок вычисления функций 10.1-10.m содержит группу 42ⁿ элементов И с тремя состояниями на выходе 20, первый 21 и второй 22 D-триггеры, T-триггер 23, RS-триггер фиксации импульса 24, первый 25, второй 26, третий 27, четвертый 28 и пятый 29 элементы ИЛИ, первый 30, второй 31 и третий 32 элемента И, первый 33, второй 34, третий 35 и четвертый 36 инверторы, n групп 37.1-37.n элементов 22 НЕ-И-ИЛИ, в каждую группу входит 2^n-i элементов, где i - номер группы ; элемент задержки 38, дополнительную группу элементов И с тремя состояниями на выходе 39, группу дополнительных входов сброса 40.1...10.m.

Входы сброса D-триггеров первой 1, второй 2, третьей 3 групп, счетчика 5 являются входом сброса 13 устройства. Счетный вход счетчика 5 является входом программирования 14 устройства. Информационные выходы счетчика 5 подключены к информационным входам дешифратора 7. Неинверсные выходы D-триггеров второй группы 2 подключены к управляющим входам соответствующих элементов И с тремя состояниями на выходе группы m2ⁿ элементов И с тремя состояниями на выходе 6.

Неинверсные выходы D-триггеров третьей группы 3 подключены ко вторым входам соответствующих элементов И группы m2ⁿ элементов И 4.

Управляющие входы элементов второй группы m2ⁿ элементов И с тремя состояниями на выходе 9 подключены к инверсным выходам соответствующих D-триггеров второй группы D-триггеров 2. Информационные входы элементов второй группы m2ⁿ элементов И с тремя состояниями на выходе 9 являются соответствующими входами расширения соответствующей группы из m групп входов расширения 12.1...12.m. Выходы элементов И с тремя состояниями на выходе групп 6, 9 объединены и подключены ко входам настройки 10.1.2...10.m.2 соответствующего из m блоков вычисления функций 10.1...10.m.

Первый выход 7.1 дешифратора 7 подключен ко входам синхронизации D-триггеров первой группы 1. Второй выход 7.2 дешифратора 7 подключен ко входам синхронизации D-триггеров второй группы 2. Третий выход 7.3 дешифратора 7 подключен ко входам синхронизации D-триггеров третьей группы 3. Четвертый выход 7.4 дешифратора 7 является выходом окончания программирования 16 устройства. Информационные входы D-триггеров первой 1 и второй групп 2 являются соответствующими входами расширения соответствующей из m групп входов расширения 12.1...12.m. Информационные входы D-триггеров третьей группы 3 являются 2(n-1) входами расширения соответствующей из m групп входов расширения 12.1. . .12.m. Первые входы элементов И группы m(n-1) элементов И 4 являются соответствующими из n-1 неинверсных входов групп 2nm входов парафазных входных переменных 11 (по 2m разрядов на каждый блок вычисления функций). Первые входы элементов ИЛИ группы m(n-1) элементов ИЛИ 8 являются соответствующими из n-1 инверсных входов групп 2nm входов парафазных входных переменных 11 (по 2m разрядов на каждый блок из m блоков вычисления функций). Выходы элементов И группы m(n-1) элементов И 4 подключены к соответствующим i-м неинверсным входам парафазных входных переменных 10.j.1 соответствующего j-го из m блоков вычисления функций 10.i-10.m , а старший неинверсный разряд этих входов является соответствующим n-м неинверсным входом группы 2nm входов парафазных входных переменных 11. Выходы элементов ИЛИ группы m(n-1) элементов ИЛИ 8 подключены к соответствующим i-м инверсным входам парафазных входных переменных 10.j.1 соответствующего j-го из m блоков вычисления функций 10.1...10.m , а старший инверсный разряд этих входов является соответствующим n-м инверсным входом группы 2nm входов парафазных входных переменных 11. Входы сброса блоков вычисления функций 10.1. . .10.m являются входом сброса 13 устройства. Входы синхронизации блоков вычисления функций 10.1...10.m являются входом синхронизации 17 устройства. Дополнительные входы сброса блоков вычисления функций 10.1...10. m являются группой m входов дополнительного сброса 40.1...40.m устройства. Входы реконфигурации m блоков вычисления функций 10.1...10.m являются группой m входов реконфигурации 18.1...18.m блоков вычисления функций при отказах. Входы типа реконфигурации m блоков вычисления функций 10.1...10.m при отказах являются группой m входов типа реконфигурации блоков вычисления функций при отказах 19.1...19.m. Выходы неинверсного значения функции блоков вычисления функций 10.1...10.m являются соответствующими разрядами группы m выходов значений функции 15.1.1...15.m.1 устройства. Выходы инверсного значения функции блоков вычисления функций 10.1...10.m являются соответствующими разрядами группы m выходов инверсных значений функций 15.1.2...15.m.2 устройства. Выходы готовности результатов вычислений блоков вычисления функций 10.1. . . 10. m являются группой m выходов готовности результатов вычисления функций 15.1.3...15.m.3 устройства.

Входы управления нечетных элементов И с тремя состояниями на выходе из группы 42ⁿ элементов И с тремя состояниями на выходе 20 подключены к неинверсному выходу T-триггера 23. Инверсный выход T-триггера 23 подключен ко входам управления четных элементов И с тремя состояниями на выходе из группы 42ⁿ элементов И с тремя состояниями на выходе 20, информационные входы которых являются соответствующими разрядами входов настройки блока 10.i.2, где i - номер блока. Информационные входы нечетных элементов И с тремя состояниями на выходе из первой половины группы 42ⁿ элементов И с тремя состояниями на выходе 20 подключены к соответствующим j-м разрядам второй половины входов настройки 10. i. j.2, . Информационные входы нечетных элементов И с тремя состояниями на выходе из второй половины 42ⁿ элементов И с тремя состояниями на выходе 20 подключены к соответствующим M-м разрядам первой половины входов настройки 10. i.2.1, . Выходы нечетных элементов И с тремя состояниями на выходе группы 42ⁿ элементов И с тремя состояниями на выходе 20 объединены с выходами соответствующих четных элементов И с тремя состояниями на выходе и подключены к соответствующим нечетным входам соответствующего элемента 22 НЕ-И-ИЛИ первой группы 37.1 из n групп элементов 22 НЕ-И-ИЛИ 37.1...37.n (по две пары нечетный-четный элемент И с тремя состояниями на выходе на каждый элемент 22 НЕ-И-ИЛИ группы 37.1). Четные входы элементов 22 НЕ-И-ИЛИ каждой S-й 37.5 S группы элементов 22 НЕ-И-ИЛИ 37 являются соответствующими разрядами входов парафазных входных переменных 10.i.1 блока, где i - номер блока (второй вход каждого элемента 22 НЕ-И-ИЛИ S-й группы является входом X_S, четвертый ).

Выходы элементов 22 НЕ-И-ИЛИ S-й группы, , где n - число входных переменных, подключены к соответствующим нечетным входам элементов 22 НЕ-И-ИЛИ S+1 группы 37.5+1, причем к каждому элементу 22 НЕ-И-ИЛИ l группы подключены выходы двух элементов l-1 группы. Выход единственного элемента 22 НЕ-И-ИЛИ 37.n последней n-ой группы из n групп элементов 22 НЕ-И-ИЛИ 37.1...37.n подключен к информационному входу D-триггера 21. Второй вход этого элемента подключен к выходу первого элемента ИЛИ 25, а четвертый вход этого элемента 22 НЕ-И-ИЛИ n-й группы 37.n подключен к выходу второго элемента 26. Первые выходы первого 25 и второго 26 элементов ИЛИ подключены к выходам первого 30 и второго 31 элементов И соответственно. Второй вход первого элемента ИЛИ 25 подключен к объединенным выходам первого и второго элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями на выходе 39. Второй вход второго элемента ИЛИ 26 подключен к объединенным выходам третьего и четвертого элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями на выходе 39. Вторые выходы первого 30 и второго 31 элементов И, входы второго 34 и четвертого 36 инвертора являются входом реконфигурации 18.i блока при отказах, i - номер блока. Первый вход первого элемента И 30 и вход первого инвертора 33 являются входом типа реконфигурации 19.i блока при отказах. Выход первого инвертора 33 подключен к первому входу второго элемента И 31. Вход обнуления первого D-триггера 21 и первый вход четвертого элемента ИЛИ 28 являются входом сброса 13 блока. Входы синхронизации первого 21 и второго 22 D-триггеров, счетный вход T-триггера 23, вход элемента задержки 38 являются входом синхронизации 17 блока. Выход второго инвертора подключен ко второму входу четвертого элемента ИЛИ 28, третий вход которого является входом дополнительного сброса 40.i блока (i - номер блока). Выход четвертого элемента ИЛИ 28 подключен ко входам обнуления второго D-триггера 22, RS-триггера фиксации импульса 24 и T-триггера 23. Выход первого D-триггера 21 подключен к информационному входу второго D-триггера 22 и первому входу третьего элемента ИЛИ 27, второй вход которого подключен к выходу второго D-триггера 22. Выход третьего элемента ИЛИ 27 является выходом значения функции 15.i.1 блока и подключен ко входу третьего инвертора 35 и первому входу пятого элемента ИЛИ 29. Выход третьего инвертора 35 является выходом инверсного значения функции 15.i.2 блока. Выход четвертого инвертора 36 подключен ко второму входу пятого элемента ИЛИ 29, третий вход которого подключен к выходу третьего элемента И 32. Выход пятого элемента ИЛИ 29 является выходом готовности результатов вычисления функции 15.i.3. Ппервый вход третьего элемента И 32 подключен к выходу RS-триггера фиксации импульса 24, а второй вход третьего элемента И 32 подключен к инверсному выходу T-триггера 23, который также подключен ко входам управления нечетных элементов И с тремя состояниями на выходе дополнительной группы элементов с тремя состояниями на выходе 39, ко входам управления четных элементов которой подключен неинверсный выход T-триггера 23. Информационные входы первого и четвертого элементов И с тремя состояниями на выходе группы 39 являются n-м неинверсным входом X_n парафазных входных переменных 10.i.1 блока. Информационные входы второго и третьего элементов И с тремя состояниями на выходе дополнительной группы элементов И с тремя состояниями на выходе 39 являются n-м инверсным входом парафазных входных переменных 10.i.1 блока.

Первая группа D-триггеров 1 (фиг. 1) предназначена для записи и хранения информации настройки соответствующих блоков вычисления функций устройства с соответствующих входов расширения m групп входов расширения 12.1-12.m по переднему фронту сигнала "1" на выходе 7.1 дешифратора 7. Количество D-триггеров равно m2ⁿ, где n - число входных переменных, а m - число выходных переменных. D-триггеры 1 обнуляются по входу обнуления 13. Настроечная информация, записанная в D-триггерах 1 через элементы первой группы m2ⁿ элементов И с тремя состояниями на выходе 6, управляют входами настройки 10.1.2-10. m. 2 блоков вычисления функций 10.1-10.m и определяют реализуемую в них логическую (булеву) функцию. D-триггеры 1 могут быть реализованы, например, на интегральных микросхемах 155ТМ2 с дополнительными инверторами по входу R.

Вторая группа D-триггеров 2 предназначена для записи и хранения информации управления по соответствующим входам элементов первой 6 и второй 9 групп m2ⁿ элементов И с тремя состояниями на выходе для обеспечения возможности расширения разрядности вычисляемых логических функций в блоках вычисления функций 10.1-10.m. Количество D-триггеров 2 равно m2ⁿ, где n - число входных переменных, m - число выходных переменных. D-триггеры 2 обнуляются по входу обнуления 13. Информация в D-триггеры 2 записывается с соответствующих входов расширения m групп входов расширения 12.1-12.m по переднему фронту сигнала "1" на выходе 7.2 дешифратора 7. Настроечные сигналы, записанные в D-триггерах 2, управляют элементами И с тремя состояниями на выходе групп 6, 9 таким образом, что если в D-триггере группы 2 записана "1", то к соответствующему входу настройки блока вычисления функций подключается настроечная информация с выхода соответствующего D-триггера группы 1, иначе подключается соответствующий разряд входов расширен