Вычислительная система

Вычислительная система

Реферат

 

Изобретение относится к вычислительной технике, в частности к вычислительным системам, использующим управление вычислениями от потока данных. Техническим результатом является расширение функциональных возможностей и повышение производительности путем снижения объема ассоциативной памяти за счет локального введения в процесс вычислений принципа обработки фон Неймана, в вычислительную систему, содержащую N процессорных модулей, первый и второй коммутаторы, N модулей ассоциативной памяти, блок буферизации, введены N блоков обработки фрагментов программ, первый и второй дополнительные коммутаторы, дополнительный блок буферизации, соединенные определенным образом с вышеуказанными блоками системы. 1 з.п. ф-лы, 44 ил.

Изобретение относится к вычислительной технике, в частности к вычислительным устройствам и системам, использующим управление процессом вычислений от потока данных, и может быть использовано в цифровых вычислительных комплексах высокой производительности.

Известна вычислительная система, содержащая группу процессорных модулей, входы и выходы которых подключены к соответствующим входам и выходам коммутационной сети (см. Патент США N 4814978, кл. 364-200 от 21.03.1989).

Указанная система использует для организации вычислений принцип управления от потока данных при эффективной загрузке каждого процессорного модуля, что обеспечивает высокую общую производительность. Это достигается за счет использования параллельной обработки команд на всех участках программы и поддерживается программной организацией вычислений, при которой исходная программа отображается в виде графа, в котором каждый узел представляет функциональную зависимость одной команды от выполнения другой, а дуги определяют направления передачи результатов. Каждый из множества процессорных модулей, взаимосвязанных между собой через коммутирующую сеть, обрабатывает закрепленный за ним локальный участок программы. При этом процессорные модули работают параллельно, а необходимая синхронизация между участками обрабатываемой программы осуществляется за счет данных, пересылаемых между ними через коммутирующую сеть.

При этом отсутствие доступа каждого процессорного модуля ко всей программе и необходимость взаимной синхронизации локально обрабатываемых ее частей приводят к непроизводительным потерям рабочего времени процессорных модулей и, как следствие, к снижению производительности.

По технической сущности наиболее близкой к предлагаемому устройству является вычислительная система, содержащая N процессорных модулей, первый и второй коммутаторы, N модулей ассоциативной памяти, блок буферизации, с первого по третий информационные входы, управляющий вход, первый и второй информационные выходы, при этом первые управляющие выходы и адресные выходы i-го процессорного модуля подключены соответственно к i-му входу первой группы управляющих входов и к i-му входу первой группы адресных входов первого коммутатора, первый и второй информационные выходы i-го процессорного модуля подключены к соответствующему i-му входу первой группы информационных входов первого коммутатора, первые информационный, адресный, управляющий и вторые информационный, адресный и управляющий входы i-го процессорного модуля подключены к первому и второму информационным входам системы, управляющий вход которой подключен к управляющему входу первого коммутатора и к третьему управляющему входу i-го процессорного модуля, управляющий выход первого коммутатора соединен с четвертым управляющим входом i-го процессорного модуля, третий информационный выход которого соединен с первым информационным выходом системы, первые управляющий и информационный, вторые управляющий и информационный выходы i-й группы выходов обмена второго коммутатора соединены соответственно с пятым управляющим и третьим информационным входами, шестым управляющим и четвертым информационным входами i-го процессорного модуля, первая группа управляющих выходов второго коммутатора подключена к первой группе управляющих входов блока буферизации, вторая группа управляющих выходов второго коммутатора подключена к второй группе управляющих входов блока буферизации, управляющие входы второго коммутатора и блока буферизации и первый управляющий вход каждого модуля ассоциативной памяти соединены с управляющим входом системы, i-e входы первой и второй групп управляющих входов второго коммутатора соединены соответственно со вторым и третьим управляющими выходами i-го процессорного модуля, седьмой и восьмой управляющие входы которого подключены соответственно к i-м выходам первой и второй групп управляющих выходов блока буферизации, третья группа управляющих и первая группа информационных выходов которого соединены соответственно с третьей группой управляющих входов и первой группой информационных входов второго коммутатора, вторая группа информационных выходов блока буферизации подключена к второму информационному выходу системы, четвертая группа управляющих входов второго коммутатора соединена с четвертой группой управляющих выходов блока буферизации, 1-й вход первой группы информационных входов которого соединен с четвертым и пятым информационными выходами i-го процессорного модуля, четвертый управляющий выход которого соединен с i-м входом третьей группы управляющих входов блока буферизации, третья группа информационных выходов которого соединена со второй группой информационных входов второго коммутатора, первый управляющий выход i-го модуля ассоциативной памяти соединен с i-м входом второй группы управляющих входов первого коммутатора, i-й выход группы информационных выходов которого подключен к информационному входу i-го модуля ассоциативной памяти, информационный и второй управляющий выходы которого подключены к i-м входам второй группы информационных и четвертой группы управляющих входов блока буферизации, третья группа информационных входов которого подключена к третьему информационному входу системы, а i-й выход группы управляющих выходов первого коммутатора подключен ко второму управляющему входу i-го модуля ассоциативной памяти (см. заявку PCT/RU 94/00347 от 16.12.96). WO 97/23834 от 03.04.97.

Указанная система позволяет устранить взаимный обмен и необходимую при этом приостановку работы процессорных модулей, что обеспечивает высокую производительность за счет увеличения загрузки процессорных модулей и достигаемого при этом сокращения времени исполнения рабочих программ. При этом автоматически достигается высокий параллелизм работы процессорных модулей и отсутствует необходимость в распределении групповых параллельных процессов по отдельным вычислительным структурам внутри каждой исполняемой программы.

Однако известное устройство не обеспечивает высокую производительность при выполнении как отдельных участков, так и целых рабочих программ, имеющих низкий уровень внутреннего параллелизма, что определяет условие последовательного исполнения входящих в программу команд и соответственно увеличение времени обработки. При этом эффективность выполнения таких программ может быть ниже, чем при обработке их на вычислительных системах, использующих традиционный, фон-неймановский принцип обработки данных.

Кроме того, использование в известном устройстве в качестве аппаратных средств хранения данных и управления ассоциативной памяти определяет прямую зависимость производительности устройства от темпа (N) выдачи данных в единицу времени (N = 1/Т_ап, где Т_ап - время работы ассоциативной памяти от момента запроса до выдачи данных).

Величина Т_ап находится в прямой зависимости от объема ассоциативной памяти, что определяет недостаток устройства: требования со стороны рабочих программ к увеличению объема памяти приводят к соответствующему снижению производительности устройства.

Указанные недостатки не позволяют реализовать в известном устройстве высокую производительность при обработке больших объемов программ с низким уровнем внутреннего параллелизма.

Техническим результатом является повышение производительности при соответствующем расширении функциональных возможностей за счет локального введения в процесс вычислений традиционного фон-неймановского принципа обработки данных без нарушения общих концепций управления вычислениями от потока данных.

Достигается это тем, что в вычислительную систему, содержащую N процессорных модулей, первый и второй коммутаторы, N модулей ассоциативной памяти, блок буферизации, с первого по третий информационные входы, управляющий вход, первый и второй информационные выходы, при этом первые управляющие выходы и адресные выходы 1-го процессорного модуля подключены, соответственно, к i-му входу первой группы управляющих входов и к i-му входу первой группы адресных входов первого коммутатора, первый и второй информационные выходы i-го процессорного модуля подключены к соответствующему i-му входу первой группы информационных входов первого коммутатора, первые информационный, адресный, управляющий и вторые информационный, адресный и управляющий входы i-го процессорного модуля подключены к первому и второму информационным входам системы, управляющий вход которой подключен к управляющему входу первого коммутатора и к третьему управляющему входу i-го процессорного модуля, управляющий выход первого коммутатора соединен с четвертым управляющим входом i-го процессорного модуля, третий информационный выход которого соединен с первым информационным выходом системы, первые управляющий и информационный, вторые управляющий и информационный выходы i-й группы выходов обмена второго коммутатора соединены соответственно с пятым управляющим и третьим информационным входами, шестым управляющим и четвертым информационным входами i-го процессорного модуля, первая группа управляющих выходов второго коммутатора подключена к первой группе управляющих входов блока буферизации, вторая группа управляющих выходов второго коммутатора подключена ко второй группе управляющих входов блока буферизации, управляющие входы второго коммутатора и блока буферизации и первый управляющий вход каждого модуля ассоциативной памяти соединены с управляющим входом системы, i-e входы первой и второй групп управляющих входов второго коммутатора соединены соответственно со вторым и третьим управляющими выходами i-го процессорного модуля, седьмой и восьмой управляющие входы которого подключены соответственно к i-м выходам первой и второй групп управляющих выходов блока буферизации, третья группа управляющих и первая группа информационных выходов которого соединены соответственно с третьей группой управляющих входов и первой группой информационных входов второго коммутатора, вторая группа информационных выходов блока буферизации подключена к второму информационному выходу системы, четвертая группа управляющих входов второго коммутатора соединена с четвертой группой управляющих выходов блока буферизации, i-й вход первой группы информационных входов которого соединен с четвертым и пятым информационными выходами i-го процессорного модуля, четвертый управляющий выход которого соединен с i-м входом третьей группы управляющих входов блока буферизации, третья группа информационных выходов которого соединена со второй группой информационных входов второго коммутатора, первый управляющий выход i-го модуля ассоциативной памяти соединен с i-м входом второй группы управляющих входов первого коммутатора, i-й выход группы информационных выходов которого подключен к информационному входу i-го модуля ассоциативной памяти, информационный и второй управляющий выходы которого подключены к i-м входам второй группы информационных и четвертой группы управляющих входов блока буферизации, третья группа информационных входов которого подключена к третьему информационному входу системы, а i-й выход группы управляющих выходов первого коммутатора подключен ко второму управляющему входу i-го модуля ассоциативной памяти, введены N блоков обработки фрагментов программ, первый и второй дополнительные коммутаторы и дополнительный блок буферизации, причем управляющий выход первого коммутатора соединен с первым управляющим входом i-го блока обработки фрагментов программ, первый информационный вход которого подключен к первому информационному входу системы, управляющий вход которой соединен с управляющими входами первого и второго дополнительных коммутаторов, дополнительного блока буферизации и вторым управляющим входом i-го блока обработки фрагментов программ, третий управляющий вход которого подключен к i-му выходу группы управляющих выходов второго дополнительного коммутатора, i-й выход группы информационных выходов которого соединен с вторым информационным входом i-го блока обработки фрагментов программ, третий информационный вход которого подключен к информационному выходу i-й группы выходов обмена первого дополнительного коммутатора, управляющий выход i-й группы выходов обмена которого соединен с четвертым управляющим входом i-го блока обработки фрагментов программ, первый управляющий выход которого подключен к i-му входу первой группы управляющих входов второго дополнительного коммутатора и i-му входу первой группы управляющих входов первого дополнительного коммутатора, вторая группа управляющих входов которого соединена с первой группой управляющих выходов дополнительного блока буферизации, первая группа информационных выходов которого подключена к группе информационных входов первого дополнительного коммутатора, группа управляющих выходов которого соединена с первой группой управляющих входов дополнительного блока буферизации, вторая группа управляющих выходов которого подключена ко второй группе управляющих входов второго дополнительного коммутатора, группа адресных и группа информационных входов которого соединены со второй группой информационных выходов дополнительного блока буферизации, вторая группа управляющих входов которого подключена к управляющему выходу второго дополнительного коммутатора, информационный выход и второй управляющий выход i-го модуля ассоциативной памяти соединены соответственно с i-ми входами группы информационных и третьей группы управляющих входов дополнительного блока буферизации, а второй управляющий, адресный и информационный выходы i-гo блока обработки фрагментов программ соединены соответственно с i-ми входами третьей группы управляющих, второй группы адресных и второй группы информационных входов первого коммутатора.

Кроме того, блок обработки фрагментов программ содержит исполнительное устройство, узел выходных регистров, узел регистров загрузки, узел входных регистров, узел управления и коммутатор, причем информационный выход исполнительного устройства соединен с информационным входом узла выходных регистров, первый управляющий вход которого подключен к первому управляющему входу блока, второй управляющий вход которого соединен с первым управляющим входом исполнительного устройства, вторым управляющим входом узла выходных регистров, первым управляющим входом узла управления, первым управляющим входом узла регистров загрузки и с первым управляющим входом узла входных регистров, первый управляющий выход которого подключен ко второму управляющему входу узла управления и первому управляющему выходу блока, первый информационный вход которого соединен с информационным входом узла регистров загрузки, информационный выход которого и информационный выход узла входных регистров подключены к информационному входу исполнительного устройства, второй управляющий вход которого соединен с первым управляющим выходом узла выходных регистров, первым управляющим выходом узла регистров загрузки и вторым управляющим выходом узла входных регистров, третий управляющий выход которого, второй управляющий выход узла регистров загрузки и второй управляющий выход узла выходных регистров подключены к третьему управляющему входу исполнительного устройства, первый управляющий выход которого соединен со вторым управляющим входом узла регистров загрузки, вторым управляющим входом узла входных регистров и третьим управляющим входом узла выходных регистров, третий управляющий выход которого подключен ко второму управляющему выходу блока, второй информационный вход которого соединен с первым информационным входом коммутатора, информационный выход которого подключен к информационному входу узла входных регистров, третий управляющий вход которого, третий управляющий вход узла регистров загрузки и четвертый управляющий вход узла выходных регистров подключены ко второму управляющему выходу исполнительного устройства, третий управляющий выход которого соединен с четвертым управляющим входом узла входных регистров, с четвертым управляющим входом узла регистров загрузки и с пятым управляющим входом узла выходных регистров, адресный и информационный выходы которого соединены соответственно с адресным и информационным выходами блока, третий управляющий вход которого подключен к третьему управляющему входу узла управления, четвертый управляющий вход которого подключен к четвертому управляющему входу блока, третий информационный вход которого подключен ко второму информационному входу коммутатора, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими выходами узла управления, третий управляющий выход которого подключен к пятому управляющему входу узла входных регистров, шестой управляющий вход которого подключен к пятому управляющему входу узла регистров загрузки, шестому управляющему входу узла выходных регистров и четвертому управляющему выходу исполнительного устройства, пятый управляющий выход которого соединен с седьмым управляющим входом узла выходных регистров.

Сущность изобретения заключается в том, что введение блоков обработки фрагментов программ, первого и второго дополнительных коммутаторов, дополнительного блока буферизации и организация соответствующих связей обеспечили повышение производительности вычислительной системы при обработке больших объемов рабочих программ за счет повышения темпа обмена модулей ассоциативной памяти, определяемого снижением их рабочего объема, и за счет обработки отдельных фрагментов и целых программ с низким внутренним параллелизмом в соответствующих блоках с использованием фон-неймановского принципа вычислений при существенном расширении номенклатуры эффективно обрабатываемых программ.

При этом для основного объема рабочих программ обеспечивается управление процессом вычислений от потока данных. В рабочих программах производится выделение фрагментов, имеющих определенно выраженный локальный характер вычислений и обладающих низким уровнем внутреннего параллелизма. Сюда же относятся фрагменты и целые программы, имеющие характер тригонометрических или иных функций и эффективно обрабатываемые средствами фон Неймана. Вычисление указанных фрагментов и программ производится без занятия объемов модулей ассоциативной памяти, за счет чего и реализуется сокращение их рабочего объема. При этом до минимума снижаются затраты рабочего времени на распределение заданий (фрагментов программ) между блоками обработки, в отличие от традиционных многопроцессорных систем, использующих чисто фон-неймановский принцип вычислений, т.е. не требуется наличия соответствующей операционной системы.

Сравнение предлагаемого устройства с прототипом позволяет утверждать о соответствии критерию "новизна", а отсутствие отличительных признаков в аналогах говорит о соответствии критерию "изобретательский уровень".

Предварительные испытания подтверждают возможность промышленного применения.

На фиг. 1а, 1б представлена блок-схема вычислительной системы; на фиг. 2 - функциональная схема процессорного модуля; на фиг. 3 - функциональная схема узла управления первым коммутатором процессорного модуля; на фиг. 4 - функциональная схема узла управления вторым коммутатором процессорного модуля; на фиг. 5 - функциональная схема исполнительного устройства обработки командных слов; на фиг. 6 - функциональная схема узла управления исполнительного устройства обработки командных слов; на фиг. 7 - функциональная схема блока коммутации исполнительного устройства обработки командных слов; на фиг. 8 - функциональная схема узла управления блоком коммутации исполнительного устройства обработки командных слов; на фиг. 9 - функциональная схема узла входных регистров исполнительного устройства обработки командных слов; на фиг. 10 - функциональная схема узла регистров команд исполнительного устройства обработки командных слов; на фиг. 11 - функциональная схема исполнительного устройства обработки операндов процессорного модуля; на фиг. 12 - функциональная схема узла управления исполнительного устройства обработки операндов; на фиг. 13 - функциональная схема узла входных регистров исполнительного устройства обработки операндов; на фиг. 14 - функциональная схема узла выходных регистров исполнительного устройства обработки операндов, на фиг. 15 - функциональная схема второго коммутатора вычислительной системы; на фиг. 16 - функциональная схема устройства управления второго коммутатора; на фиг. 17 - функциональная схема устройства коммутации второго коммутатора; на фиг. 18 - функциональная схема узла управления формированием запроса устройства управления второго коммутатора; на фиг. 19 - функциональная схема блока управления коммутацией устройства управления второго коммутатора; на фиг. 20 - функциональная схема узла управления приоритетом коммутации блока управления коммутацией устройства управления второго коммутатора; на фиг. 21 - функциональная схема узла приема входного запроса блока управления коммутацией устройства управления второго коммутатора; на фиг. 22 - функциональная схема узла преобразователя-приемника устройства коммутации второго коммутатора; на фиг. 23 - функциональная схема узла преобразователя-передатчика устройства коммутации второго коммутатора; на фиг. 24 - функциональная схема блока буферизации вычислительной системы; на фиг. 25 - функциональная схема узла буферизации блока буферизации; на фиг. 26 - функциональная схема буфера узла буферизации; на фиг. 27 - функциональная схема устройства управления буфером узла буферизации; на фиг. 28 - функциональная схема модуля ассоциативной памяти вычислительной системы; на фиг. 29 - функциональная схема первого коммутатора вычислительной системы; на фиг. 30 - функциональная схема устройства управления первым коммутатором; на фиг. 31 - функциональная схема управления передачей устройства управления первым коммутатором; на фиг. 32 - функциональная схема узла управления приемом устройства управления первого коммутатора; на фиг. 33 - функциональная схема узла управления коммутацией устройства управления первого коммутатора; на фиг. 34 - функциональная схема блока обработки фрагментов программ; на фиг. 35 - функциональная схема исполнительного устройства блока обработки фрагментов программ; на фиг. 36 - функциональная схема узла выходных регистров блока обработки фрагментов программ; на фиг. 37 - функциональная схема узла входных регистров блока обработки фрагментов программ; на фиг. 38 - функциональная схема узла управления блока обработки фрагментов программ; на фиг. 39 - функциональная схема первого дополнительного кммутатора; на фиг. 40 - функциональная схема второго дополнительного комутатора; на фиг. 41 - функциональная схема дополнительного блока буферизации; на фиг. 42 - функциональная схема узла буферизации дополнительного блока буферизации; на фиг. 43 - общий вид графа вычислений, на фиг. 44 - структура информационного пакета.

Вычислительная система (фиг. 1а, 1б) содержит группу процессорных модулей 1-1. ..1-N, первый и второй коммутаторы 2 и 3, группу модулей 4-1...4-N ассоциативной памяти, блок буферизации 5, группу блоков (6-1...6-N) обработки фрагментов программ, дополнительные первый и второй коммутаторы 7 и 8 и дополнительный блок 9 буферизации.

Кроме того, вычислительная система содержит первый, второй и третий информационные входы 10, 11 и 12, управляющий вход 13, первый и второй информационные выходы 14 и 15 и вход 16 обнуления памяти.

Каждый процессорный модуль 1-i содержит первый, второй, третий, четвертый информационные входы 17...20, первый и второй адресные входы 21-1 и 21-2, с первого по восьмой управляющие входы 22-1...22-8 соответственно, с первого по четвертый управляющие выходы 23-1...23-4, адресный выход 24 и с первого по пятый информационные выходы 25-1...25-5.

Второй коммутатор 3 содержит управляющий вход 26, первую, вторую, третью и четвертую группы управляющих входов 27-1...27-N, 28-1...28-N, 29-1...29-N, 30-1. ..30-N, первую и вторую группы информационных входов 31-1-1...31-1-N и 31-2-1. . . 31-2-N, первую и вторую группы управляющих выходов 32-1...32-N и 33-1. . . 33-N и N групп выходов обмена, каждая из которых включает первый управляющий, первый информационный, второй управляющий и второй информационный выходы 34-1-i, 34-2-i, 34-3-i, 34-4-i соответственно.

Блок 5 буферизации содержит управляющий вход 35, первую и вторую группы управляющих входов 36-1...36-N и 37-1...37-N, первую группу информационных входов 38-1. . . 38-N, третью группу управляющих входов 39-1...39-N, вторую группу информационных входов 40-1. . . 40-N, четвертую группу управляющих входов 41-1...41-N и третью группу информационных входов 42-1...42-N. Кроме того, блок 5 буферизации содержит с первой по третью группы управляющих выходов 43-1...43-N, 44-1...44-N, 45-1...45-N, первую и вторую группы информационных выходов 46-1. ..46-N и 47-1...47-N, четвертую группу управляющих выходов 48-1. ..48-N и третью группу информационных выходов 49-1...49-N соответственно.

Каждый модуль 4-i ассоциативной памяти содержит первый управляющий вход 50, вход обнуления 51, информационный вход 52, второй управляющий вход 53, первый управляющий выход 54, информационный выход 55 и второй управляющий выход 56.

Первый коммутатор 2 содержит управляющий вход 57, первую группу управляющих 58-1. . .58-N и первую группу адресных входов 59-1...59-N. Кроме того, коммутатор 2 содержит вторую группу управляющих входов 60-1...60-N, первую группу информационных входов 61-1...61-N, третью группу управляющих входов 62-1...62-N, вторую группу адресных входов 63-1...63-N, вторую группу информационных входов 64-1. ..64-N, управляющий выход 65, группу информационных выходов 66-1...66-N и группу управляющих выходов 67-1...67-N.

Каждый блок 6-i обработки фрагментов программ содержит с первого по четвертый управляющие входы 68...71, с первого по третий информационные входы 72...74, первый и второй управляющие выходы 75 и 76, адресный выход 77 и информационный выход 78.

Первый дополнительный коммутатор 7 включает управляющий вход 79, первую и вторую группы управляющих входов 80-1...80-N и 81-1...81-N, группу информационных входов 82-1. . .82-N, группу управляющих выходов 83-1...83-N и N групп выходов обмена, каждая из которых включает управляющий и информационный выходы 84-1-i и 84-2-i соответственно.

Дополнительный коммутатор 8 содержит управляющий вход 85, первую группу управляющих входов 86-1...86-N, группу адресных входов 87-1...87-N, вторую группу управляющих входов 88-1...88-N, группу информационных входов 89-1... 89-N, управляющий выход 90, группу информационных выходов 91-1...91-N и группу управляющих выходов 92-1...92-N.

Дополнительный блок 9 буферизации включает управляющий вход 93, первую и вторую группы управляющих входов 94-1...94-N и 95-1...95-N соответственно, группу информационных входов 96-1...96-N и третью группу управляющих входов 97-1. . .97-N. Кроме того, дополнительный блок 9 буферизации включает первую группу управляющих выходов 98-1...98-N, первую группу информационных выходов 99-1...99-N, вторую группу управляющих выходов 100-1...100-N и вторую группу информационных выходов 101-1...101-N. Цепи синхронизации и питания не показаны.

Каждый процессорный модуль 1-i (фиг. 2) включает первый и второй коммутаторы 102 и 103, первый и второй узлы 104 и 105 управления первым и вторым коммутаторами соответственно, исполнительное устройство 106 обработки командных слов и исполнительное устройство 107 обработки операндов.

Коммутатор 102 содержит первый и второй управляющие входы 108-1 и 108-2, с первого по четвертый информационные входы 109-1, 109-2, 110-1, 110-2 первый и второй информационные выходы, подключенные к выходам 25-4 и 25-5 процессорного модуля.

Коммутатор 103 содержит первый и второй управляющие входы 111-1 и 111-2, с первого по шестой информационные входы 112-1, 112-2, 112-3, 113-1, 113-2, 113-3, с первого по третий информационные выходы, подключенные к выходам 24, 25-1, 25-2 процессорного модуля соответственно.

Узел 104 управления первым коммутатором включает первый и второй управляющие входы 114, 115, с первого по четвертый управляющие выходы 116-1, 116-2, 117-1 и 117-2, третий и четвертый управляющие входы, подключенные ко входам 22-7 и 22-8 процессорного модуля, и пятый управляющий выход, подключенный к выходу 23-4 процессорного модуля.

Узел 105 управления вторым коммутатором включает первый и второй управляющие входы 118 и 119, с первого по четвертый управляющие выходы 120-1, 120-2 и 121-1, 121-2, третий управляющий вход, подключенный ко входу 22-4 процессорного модуля, пятый управляющий выход, подключенный к выходу 23-1 процессорного модуля.

Исполнительное устройство 106 обработки командных слов включает первый и второй управляющие входы 122 и 123, первый и второй управляющие выходы 124 и 125, третий управляющий выход 126, адресный вход 127, первый и второй информационные выходы 128 и 129, третий информационный выход, подключенный к выходу 25-3 процессорного модуля, первый и второй информационные, третий, четвертый, пятый управляющие и адресный входы, подключенные ко входам (17, 19, 22-1, 22-3, 22-5 и 21-1) процессорного модуля соответственно.

Исполнительное устройство 107 обработки операндов содержит первый и второй управляющие входы 130 и 131, с первого по третий управляющие выходы 132, 133, 134, адресный выход 135, первый и второй информационные выходы 136, 137, третий информационный выход, подключенный к выходу 25-3 процессорного модуля, первый и второй информационные, третий, четвертый, пятый управляющие и адресный входы, подключенные ко входам 18, 20, 22-2, 22-3, 22-6 и 21-2 процессорного модуля соответственно.

В каждый узел 104 (фиг. 3) и 105 (фиг. 4) управления коммутаторами входят элементы И 138 и 139, элемент ИЛИ 140 и приоритетный шифратор 141.

В состав исполнительного устройства 106 (фиг. 5) обработки командных слов входят узел 142 управления, выходной коммутатор 143, блок 144 коммутации, узел 145 регистров команд, память 146 команд, арифметико-логическое устройство (АЛУ) 147, коммутатор 148 загрузки и узел 149 входных регистров.

Узел 142 управления содержит вход 150-1 установки нуля, первый и второй входы 150-2 и 150-3 управления передачей результата, вход 150-4 управления пуском, вход 150-5 разрядов типа команды, вход 150-6 сигнала готовности памяти, вход 150-7 сигнала значимости результата АЛУ, вход 150-8 сигнала готовности АЛУ, вход 150-9 кода операции, первый и второй выходы 151-1 и 151-2 сигнала готовности данных, выход 151-3 управления коммутацией полей, выход 152-4 управления приемом данных, выход 152-5 управления запуском АЛУ и выход 152-6 управления выборкой команд.

Выходной коммутатор 143 содержит первый и второй управляющие входы 153-1 и 153-2, первый и второй информационные входы 153-3 и 153-4 и информационный выход, подключенный к выходам 127 и 129 исполнительного устройства 106.

Блок 144 коммутации содержит управляющие входы 154-1...154-12, информационные входы 155-1. . . 155-10 и 156-1...156-4, информационные выходы, подключенные к выходу 128 исполнительного устройства 106 и входам 153-3, 153-4 коммутатора 143.

Узел 145 регистров команд содержит информационный и управляющий входы 157-1 и 157-2, информационные выходы, подключенные к входам 156-1...156-4 блока 144.

Память команд 146 содержит вход 158-1 управления записью, информационный и адресный входы 158-2 и 158-3, вход 158-4 управления чтением, информационный и управляющий выходы, подключенные к соответствующим входам 157-1 и 157-2 узла 145 регистров команд и входам 150-5 и 150-6 узла 142 управления.

АЛУ 147, выполненное аналогично устройству по авт. св. СССР N 1367012, 1985) содержит вход 159-1 управления операциями, первый и второй входы 159-2 и 159-3 операндов, вход 159-4 управления пуском, первый и второй информационные выходы 160-1 и 160-2 и управляющий выход 160-3.

Коммутатор 148 загрузки содержит первый и второй информационные входы 161-1 и 161-2, первый и второй управляющие входы 161-3 и 161-4, информационный выход, подключенный к адресному входу 158-3 памяти 146 команд.

Узел 149 входных регистров содержит управляющий вход 162-1, информационный вход 162-2 и информационные выходы 163-1...163-11.

В состав узла 142 (фиг. 6) управления входят элементы И 164, 165, приоритетный шифратор 166, элементы И 167...174, элементы ИЛИ 175...177, дешифратор 178, элементы И 179...181, элементы ИЛИ 182, 183, элементы И 184...186, триггера 187...192 управления, элементы И 193...198, элемент ИЛИ 199, элементы И 200, 201.

В состав блока 144 (фиг. 7) коммутации входят регистры 202...212, узел управления 213, коммутаторы 214...219.

Узел 213 (фиг. 8) управления содержит элементы ИЛИ 220...231, управляющие входы 232...243 и управляющие выходы 244...263.

В состав узла 149 (фиг. 9) входных регистров входят регистр 264 слова состояний, регистр 265 первого слова данных и регистр 266 второго слова данных.

В состав узла 145 (фиг. 10) регистров команд входят первые и вторые регистры 267, 268 и 269, 270 кода операций и номера команды соответственно.

В состав исполнительного устройства 107 (фиг. 11) входят узел 271 управления, выходной коммутатор 272, узел 273 выходных регистров, память 274 команд, АЛУ 275, коммутатор 276 загрузки и узел 277 входных регистров.

Узел 271 управления содержит вход 278-1 установки нуля, первый и второй входы 278-2 и 278-3 управления передачей результата, вход 278-4 управления пуском, вход 278-5 разрядов типа команды, вход 278-6 сигнала готовности памяти, вход 278-7 сигнала значимости данных, вход 278-8 сигнала готовности АЛУ, первый и второй выходы 279-1 и 279-2 управления коммутацией выхода, выход 279-3 управления передачей, выход 279-4 управления приемом, выход 279-5 управления пуском, первый, второй и третий управляющие выходы, подключенные к выходам 132...134 исполнительного устройства 107.

Узел 273 выходных регистров содержит управляющие входы 280-1...280-3, информационные входы 280-4...280-6, информационные выходы 281-1...281-3.

Коммутатор 272 содержит информационный выход, подключенный к выходам 135 и 137 исполнительного устройства 107, первый и второй управляющие входы, подключенные к выходам 279-1 и 279-2 узла 271, первый и второй информационные входы, подключенные к выходам 281-2 и 281-3 узла 273 выходных регистров.

Память 274 команд, АЛУ 275 и коммутатор 276 загрузки аналогичны соответствующим устройствам 146, 147 и 148 в составе исполнительного устройства 106.

Узел 277 входных регистров содержит управляющий и информационный входы 282-1, 282-2 и информационные выходы 283-1...283-5.

В состав узла 271 (фиг. 12) управления входят элементы ИЛИ 284-1, 284-2, элементы И 285-1...285-4, 286-1, 286-2, элемент ИЛИ 287, элементы И 288-1, 288-2, элемент ИЛИ 289, приоритетный шифратор 290, элементы И 291-1, 291-2 и 292, триггеры 293-1...293-3, 294-1...294-3, элементы И 295-1...295-6, элемент ИЛИ 296, элемент И 297.

В состав узла 277 (фиг. 13) входных регистров входят регистры 298, 299-1 и 299-2 разрядов слова состояний, первого и второго операндов.

В состав узла 273 (фиг. 14) выходных регистров входят регистр 300 результата, первый и второй регистры 301-1, 301-2 номера команды, коды операций и регистр 302 признака состояний.

В состав второго коммутатора 3 (фиг. 15) входят первое и второе устройства 303-1 и 303-2 управления, первое и второе устройства 304-1 и 304-2 коммутации.

Каждое устройство 303-1, 303-2 управления содержит управляющий вход 305, с первой по третью группу управляющих входов 306-1...306-N, 307-1...307-N и 308-1. . .308-N соответственно, с первой по четвертую группы управляющих выходов 309-1...309-N, 310-1...310-N, 311-1...311-N и 312-1...312-N.

Каждое устройство 304-1 (304-2) коммутации содержит первую и вторую группы управляющих входов 313-1-1...313-N-N и 314-1...314-N, группу информационных входов 315-1...315-N, группу информационных выходов 316-1...316-N и группу управляющих выходов 317-1...317-N.

В состав каждого устройства 303-1 (303-2) (фиг. 16) управления входит группа триггеров 318-1. ..318-N формирования сигналов готовности, узел 319 управления установкой готовности и блок 320 управления коммутацией.

Узел 319 управления установкой готовности содержит с первой по N-ую группы пер