Способ цифровой обработки сигналов и устройство для его осуществления

Способ цифровой обработки сигналов и устройство для его осуществления

Реферат

 

Изобретение относится к области вычислительной техники и предназначено, в частности, для цифровой обработки массивов данных в реальном масштабе времени. Технический результат заключается в повышении производительности и расширении функциональных возможностей цифровой обработки сигналов без увеличения аппаратурных затрат. Технический результат достигается за счет того, что в способе цифровой обработки сигналов после считывания запомненные сигналы данных преобразуют в последовательный знакоразрядный код, распределяют запомненные сигналы данных на n групп посредством коммутации сигналов данных в последовательных знакоразрядных кодах, выполняют поразрядные вычисления в избыточной системе счисления над n группами сигналов данных в соответствии с кодом операции цифровой обработки сигналов с внутренней частотой синхронизации, а полученные результаты обработки коммутируют и запоминают в знакоразрядных кодах, запомненные результаты обработки выводят с внешней частотой синхронизации с одновременным преобразованием в параллельный дополнительный двоичный код, причем действия над сигналами данных и результатами обработки выполняют одновременно. 2 с. и 2 з.п. ф-лы., 14 ил., 3 табл.

Предлагаемое изобретение относится к области вычислительной техники и предназначено, в частности, для цифровой обработки массивов данных в реальном масштабе времени.

Известен способ цифровой обработки сигналов, выполняющий быстрое преобразование Фурье (БПФ) (см. патент N 0329023 ЕПВ, МКИ 4 G 06 F 15/332/HONEYWELL INC. (US); заяв. 16.02.88; опубл. 23.08.89), заключающийся в последовательном выполнении следующих операций: - вводят данные для обработки; - распределяют значения операндов; - производят одновременное выполнение четырех групп арифметических действий над операндами в параллельных кодах; - распределяют результаты обработки; - выводят результаты обработки.

Признаки данного способа, совпадающие с признаками заявляемого, следующие: - ввод данных для обработки; - распределение значений операндов; - вывод результатов обработки.

Недостатки данного способа заключаются в недостаточных функциональных возможностях ввиду вычисления только операций БПФ и недостаточной производительности, так как одновременно выполняются только четыре группы арифметических действий над операндами в параллельных кодах. Для расширения функциональных возможностей и увеличения производительности требуется усложнение алгоритмов арифметических действий над операндами в параллельных кодах и увеличение числа одновременно выполняемых арифметических действий.

Причины, препятствующие достижению требуемого технического результата, заключаются в недостаточных функциональных возможностях, в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известно устройство для цифровой обработки сигналов, выполняющее БПФ (см. патент N 0329023 ЕПВ, МКИ 4 G 06 F 15/332/HONEYWELL INC. (US); заяв. 16.02.88; опубл. 23.08.89), которое представляет собой процессор массива цифровых сигналов, реализующий алгоритм БПФ по основанию "4". Процессор реализован в виде интегральной схемы с четырехкаскадным конвейером и может выполнять "бабочку" БПФ по основанию "4" над четырьмя комплексными операндами каждые 80 нс. Используя вариант алгоритма с частотным прореживанием, процессор на первом шаге выполняет распределение значений комплексных операндов с помощью первого каскада, второй каскад выполняет операции сложения и вычитания, третий каскад производит умножение операндов, четвертый каскад распределяет значения выходных операндов. Процессор может быть перенастроен для выполнения алгоритма БПФ над двумя наборами комплексных чисел за 80 нс.

Процессор содержит коммутатор данных, поступающих на основные входы, четыре канала обработки, блок вывода и блок управления. Каждый канал обработки состоит из входных регистров, сумматора-вычитателя, умножителя и арифметического устройства. Входы данных процессора соединены через коммутатор данных с основными и дополнительными входами каждого канала обработки, которые являются входами соответственно первого и второго входных регистров. Выход первого входного регистра каждого канала обработки соединен с входом сумматора-вычитателя своего канала, первый выход которого соединен с первым входом умножителя своего канала, а вторые выходы всех сумматоров-вычитателей процессора объединены посредством шины перекрестного вычисления. Второй вход умножителя каждого канала соединен с выходом второго входного регистра своего канала, а выход каждого умножителя соединен с входом арифметического устройства своего канала. Выходы арифметических устройств всех каналов соединены с входами блока вывода процессора.

Признаки устройства, общие с признаками заявляемого технического решения, следующие: каналы обработки сигналов, блок управления и блок вывода.

Недостатки данного процессора заключаются в малых функциональных возможностях ввиду вычисления только операций БПФ и малой производительности, так как производится одновременное выполнение арифметических действий только в 4 каналах обработки. Для расширения функциональных возможностей и увеличения производительности требуется усложнение алгоритмов арифметических действий над операндами в параллельных кодах и увеличение числа каналов обработки.

Причины, препятствующие достижению требуемого технического результата, заключаются в недостаточных функциональных возможностях, в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат при реализации устройства, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известен способ выполнения базовых операций БПФ с основанием 16 (см. патент N 92/18940 PCT, МКИ 5 G 06 F 15/332/SHARP KABUSHIKI KAISHA (JP/JP)(JP); SHARP MICROELECTRONICS TECHNOLOGY INC. (US/US)(US); заяв. 18.04.91; опубл. 29.10.92), заключающийся в последовательном выполнении следующих действий: - вводят массив данных для обработки; - распределяют значения операндов; - производят одновременное выполнение четырех групп арифметических действий над операндами в параллельных кодах; - накапливают промежуточные результаты; - распределяют значения промежуточных результатов; - производят одновременное выполнение четырех групп арифметических действий над промежуточными результатами в параллельных кодах; - распределяют результаты обработки; - выводят результаты обработки.

Признаки данного способа, совпадающие с признаками заявляемого, следующие: - введение массива данных для обработки; - распределение значений операндов; - распределение результатов обработки; - вывод результатов обработки.

Недостатки данного способа заключаются в недостаточных функциональных возможностях ввиду вычисления только операций БПФ и недостаточной производительности, так как одновременно выполняются только четыре группы арифметических действий над операндами в параллельных кодах. Для расширения функциональных возможностей и увеличения производительности способа требуется усложнение алгоритмов арифметических действий над операндами в параллельных кодах и увеличение числа одновременно выполняемых арифметических действий.

Причины, препятствующие достижению требуемого технического результата, заключаются в недостаточных функциональных возможностях, в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известен процессор для выполнения базовых операций БПФ с основанием 16 (см. патент N 92/18940 PCT, МКИ 5 G 06 F 15/332/SHARP KABUSHIKI KAISHA (JP/JP)(JP); SHARP MICROELECTRONICS TECHNOLOGY INC. (US/US)(US); заяв. 18.04.91; опубл. 29.10.92), содержащий встроенную память, коммутатор данных, поступающих на основные входы, четыре канала обработки, блок вывода, выполняющий роль коммутатора результатов, и блок управления. Каждый канал обработки состоит из входных регистров, сумматора-вычитателя, умножителя и арифметического устройства. Входы данных процессора и выходы встроенной памяти соединены через коммутатор данных с основными и дополнительными входами каждого канала обработки, которые являются входами соответственно первого и второго входных регистров. Выход первого входного регистра каждого канала обработки соединен со входом сумматора-вычитателя своего канала, первый выход которого соединен с первым входом умножителя своего канала, а вторые выходы всех сумматоров-вычитателей процессора объединены посредством шины перекрестного вычисления. Второй вход умножителя каждого канала соединен с выходом второго входного регистра своего канала, а выход каждого умножителя соединен с входом арифметического устройства своего канала. Выходы арифметических устройств всех каналов соединены с входами встроенной памяти и с входами блока вывода процессора.

Признаки устройства, общие с признаками заявляемого технического решения, следующие: каналы обработки сигналов, блок управления и блок вывода.

Недостатки данного процессора заключаются в недостаточных функциональных возможностях ввиду вычисления только операций БПФ и недостаточной производительности, так как производится одновременное выполнение арифметических действий только в четырех каналах обработки. Для расширения функциональных возможностей и увеличения производительности устройства требуется усложнение алгоритмов арифметических действий над операндами в параллельных кодах и увеличение числа каналов обработки.

Причины, препятствующие достижению требуемого технического результата, заключаются в недостаточных функциональных возможностях, в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известен способ цифровой обработки информации (см. патент N 2032215 РФ, МКИ 6 G 06 F 15/16, Соколов А.А. и др. Институт точной механики и вычислительной техники им. С.А.Лебедева. РАН; заяв. 27.10.92; опубл. 27.04.95), при использовании которого выполняют следующую последовательность функциональных действий: - вводят и запоминают массив данных; - формируют команды и управляющие сигналы; - декодируют команды; - коммутируют адреса в соответствии со схемой приоритета; - коммутируют операнды; - выполняют арифметические действия над операндами в параллельных кодах; - коммутируют результаты обработки; - выдают результаты обработки.

Признаки данного способа, совпадающие с признаками заявляемого, следующие: - ввод и запоминание массива данных; - формирование команд и управляющих сигналов; - коммутация операндов; - коммутация результатов обработки; - вывод результатов обработки.

Недостаток данного способа заключается в недостаточной производительности, так как одновременно выполняется только одно арифметическое действие над операндами в параллельных кодах. Для повышения производительности способа требуется увеличение числа одновременно выполняемых арифметических действий.

Причины, препятствующие достижению требуемого технического результата, заключаются в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует увеличения времени выполнения сложных операций цифровой обработки сигналов, например алгоритма БПФ, и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известен конвейерный процессор (см. патент N 2032215 РФ, МКИ 6 G 06 F 15/16/ Соколов А.А. и др. Институт точной механики и вычислительной техники им. С. А.Лебедева. РАН; заяв. 27.10.92; опубл. 27.04.95), содержащий коммутатор записи, коммутатор адресов, коммутатор управления памятью, коммутатор операндов, коммутатор результатов, память, формирователь управляющих сигналов, формирователи потоков команд, арифметический блок и блок обмена. Процессор может быть использован для построения вычислительных систем при обработке данных физико-математических экспериментов, для научных расчетов.

Признаки устройства, совпадающие с признаками заявляемого технического решения, следующие: коммутатор операндов, коммутатор результатов, формирователь управляющих сигналов и арифметический блок.

Недостаток данного устройства заключается в недостаточной производительности, так как одновременно выполняется только одно арифметическое действие над операндами в параллельных кодах. Для повышения производительности требуется увеличение числа арифметических блоков.

Причины, препятствующие достижению требуемого технического результата, заключаются в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует увеличения времени выполнения сложных операций цифровой обработки сигналов, например алгоритма БПФ, и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известен способ цифровой обработки информации, наиболее близкий к заявляемому, (см. патент N 2030785 РФ, МКИ G 06 F 15/16/ Жабин В.И. и др. (UA), Киевский политехнический институт (UA); заяв. 21.09.90; опуб. 10.03.95), содержащий следующие действия: - ввод управляющих слов; - ввод массива данных; - запись массива данных в буферную память; - формирование команд и управляющих сигналов; - распределение команд и данных на n групп; - выполнение заданных операций в n группах данных; - коммутация результатов вычислений; - вывод результатов вычислений.

Признаки данного способа, совпадающие с признаками заявляемого, следующие: - ввод управляющих слов; - ввод массива данных; - формирование команд и управляющих сигналов; - распределение данных на n групп; - выполнение заданных операций в n группах данных; - коммутация результатов вычислений; - вывод результатов вычислений.

Причины, препятствующие достижению требуемого технического результата, заключаются в сложности выполнения арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат при реализации способа, что в свою очередь препятствует выполнению процессора, реализующего данный способ, в виде интегральной схемы.

Известно вычислительное устройство, наиболее близкое к заявляемому (см. патент N 2030785 РФ, МКИ 6 G 06 F 15/16/ Жабин В.И. и др. (UA), Киевский политехнический институт (UA); заяв. 21.09.90; опубл. 10.03.95), содержащее блок ввода данных, коммутатор записи данных и результатов, n блоков обработки информации, блоки памяти операндов и управляющих слов, блоки буферной памяти данных и команд, блок управления, регистр данных, регистр адреса, блок вывода, шифратор, элементы ИЛИ. Устройство может быть использовано при построении высокопроизводительных систем для решения задач, алгоритмы которых имеют последовательно-параллельную структуру.

Признаки прототипа, совпадающие с признаками заявляемого технического решения, следующие: n блоков обработки информации, блок вывода и блок управления.

Причины, препятствующие достижению требуемого технического результата, заключаются в больших аппаратурных затратах при выполнении арифметических действий над операндами в параллельных кодах и сложности коммутации чисел, представленных в параллельном коде, что требует значительного увеличения времени выполнения сложных операций цифровой обработки сигналов и больших аппаратурных затрат, что в свою очередь препятствует выполнению процессора в виде интегральной схемы.

Задачей, на решение которой направлено предлагаемое техническое решение, является повышение производительности и расширение функциональных возможностей цифровой обработки сигналов с возможностью реализации на устройствах в виде сверхбольших интегральных схем (СБИС) без увеличения аппаратурных затрат.

Технический результат, достигаемый при осуществлении изобретения, заключается в увеличении тактовой частоты обработки до сотен МГц СБИС при высоком распараллеливании выполнения арифметических операций цифровой обработки сигналов, включая БПФ, операции цифровой фильтрации, перемножения массивов комплексных и действительных данных и т.п., без увеличения аппаратурных затрат, что позволяет реализацию технического решения в виде СБИС.

Заявляемый технический результат достигается тем, что в способе цифровой обработки сигналов, заключающемся во введении сигналов данных в параллельном дополнительном двоичном коде с частотой внешней синхронизации, команды задания операции цифровой обработки сигналов данных и управляющих сигналов, запоминании сигналов данных в количестве, необходимом для одновременного выполнения n групп арифметических операций, формировании кодов настройки и коммутации сигналов данных и результатов обработки в соответствии с командой задания операции цифровой обработки, считывании запомненных сигналов данных, распределении запомненных сигналов данных на n групп, коммутации результатов обработки, запоминании результатов обработки, выводе результатов обработки, после считывания запомненные сигналы данных преобразуют из параллельного дополнительного двоичного кода в последовательный знакоразрядный код, распределяют запомненные сигналы данных на n групп посредством коммутации сигналов данных в последовательных знакоразрядных кодах, выполняют поразрядные вычисления в избыточной системе счисления над n группами сигналов данных в соответствии с кодом операции цифровой обработки сигналов, с внутренней частотой синхронизации, а полученные результаты обработки коммутируют и запоминают в знакоразрядных кодах, запомненные результаты обработки выводят с внешней частотой синхронизации с одновременным преобразованием в параллельный дополнительный двоичный код, причем действия над сигналами данных и результатами обработки выполняют одновременно.

Технический результат достигается также тем, что в устройство, содержащее блок управления, коммутатор операндов, коммутатор результатов и n каналов обработки, где n = 1, 2, ..., N, в котором шина управляющих сигналов и шина команд устройства подключены соответственно к управляющим и к информационным входам блока управления, выходы которого подключены к управляющим входам коммутатора операндов, коммутатора результатов и каналов обработки, выходы каналов обработки соединены с информационными входами коммутатора результатов, введены блоки ортогональной регистровой памяти, входные преобразователи информации и выходной преобразователь результатов, причем первая и вторая шины данных устройства подключены к информационным входам соответственно первого и второго блоков ортогональной регистровой памяти, управляющие входы блоков регистровой памяти, входных преобразователей информации и выходного преобразователя результатов подключены к выходам блока управления, выходы первого и второго блоков ортогональной регистровой памяти подключены к информационным входам соответственно первого и второго входных преобразователей информации, выходы которых соединены соответственно с первой и второй группами информационных входов коммутатора операндов, у которого группы выходов с первой по n-ю соединены с информационными входами каналов обработки соответственно с первого по n-й, первая группа выходов коммутатора результатов подключена к информационным входам выходного преобразователя результатов, а вторая группа выходов соединена с третьей группой информационных входов коммутатора операндов, выходы выходного преобразователя результатов соединены с шиной результатов устройства.

Технический результат достигается также тем, что канал обработки содержит коммутаторы данных, арифметические блоки, сумматоры и регистры задержки, причем управляющие входы канала обработки соединены с управляющими входами первого и второго коммутаторов данных, регистров задержки, сумматоров и арифметических блоков, информационные входы первого коммутатора данных соединены с информационными входами канала обработки, первый и второй выходы первого коммутатора данных подключены к информационным входам первого арифметического блока, третий выход первого коммутатора данных подключен к первому информационному входу первого регистра задержки, четвертый и пятый выходы первого коммутатора данных подключены к информационным входам второго арифметического блока, шестой и седьмой выходы первого коммутатора данных подключены к информационным входам третьего арифметического блока, восьмой выход первого коммутатора данных подключен к первому информационному входу второго регистра задержки, девятый и десятый выходы первого коммутатора данных подключены к информационным входам четвертого арифметического блока, выходы первого и третьего арифметических блоков соединены с первыми информационными входами соответственно первого и второго сумматоров, выходы второго и четвертого арифметических блоков соединены со вторыми информационными входами соответственно первого и второго регистров задержки и со вторыми информационными входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и третьим информационными входами второго коммутатора данных, второй и четвертый информационные входы которого подключены к выходам соответственно первого и второго регистров задержки, первый и третий выходы второго коммутатора данных соединены соответственно с первым информационным входом третьего сумматора и со вторым информационным входом четвертого сумматора, второй выход второго коммутатора данных соединен со вторым информационным входом третьего сумматора и с первым информационным входом четвертого сумматора, четвертый и шестой выходы второго коммутатора данных соединены соответственно с первым информационным входом пятого сумматора и со вторым информационным входом шестого сумматора, пятый выход второго коммутатора данных соединен со вторым информационным входом пятого сумматора и с первым информационным входом шестого сумматора, а выходы сумматоров с третьего по шестой являются выходами канала обработки.

Технический результат достигается также тем, что блок управления содержит регистры команд, счетчик записи, триггер записи, коммутатор синхроимпульсов, генератор тактовых импульсов, элемент ИЛИ и формирователь управляющих сигналов, причем выходы первого регистра команд подключены к информационным входам второго регистра команд, первый выход счетчика записи соединен с информационным входом триггера записи, а второй выход подключен ко второму входу коммутатора синхроимпульсов, вход установки нуля счетчика записи соединен со входом установки нуля генератора тактовых импульсов, с первым входом элемента ИЛИ, с третьим входом формирователя управляющих сигналов и подключен к четвертому управляющему входу блока управления, второй управляющий вход которого соединен с входом разрешения счета счетчика записи и с первым входом коммутатора синхроимпульсов, вход установки нуля триггера записи соединен с выходом элемента ИЛИ, первый управляющий вход блока управления соединен с входом синхронизации первого регистра команд, информационные входы которого подключены к информационным входам блока управления 6, третий управляющий вход которого соединен с входами синхронизации счетчика записи и триггера записи и с третьим входом коммутатора синхроимпульсов, четвертый вход которого соединен с пятым управляющим входом блока управления 6, выход триггера записи соединен с первым входом формирователя управляющих сигналов, первый выход которого соединен со вторым входом элемента ИЛИ и с входом синхронизации второго регистра команд, а второй вход соединен с выходом генератора тактовых импульсов, третий и пятый выходы формирователя управляющих сигналов соединены соответственно с пятым и шестым входами коммутатора синхроимпульсов, седьмой вход которого соединен с шестым выходом формирователя управляющих сигналов, выходы второго регистра команд являются выходами блока управления с первого по десятый, выходы коммутатора синхроимпульсов и второй выход счетчика записи являются выходами блока управления с одиннадцатого по пятнадцатый, выход генератора тактовых импульсов и первый выход формирователя управляющих сигналов являются шестнадцатым и семнадцатым выходами блока управления, а второй, четвертый и шестой выходы формирователя управляющих сигналов являются выходами блока управления соответственно с восемнадцатого по двадцатый.

Доказательство наличия причинно-следственной связи между заявляемыми признаками изобретения и достигаемым техническим результатом заключается в следующем.

Обработка цифровых сигналов осуществляется с внутренней тактовой частотой, в несколько раз превышающей частоту ввода данных, благодаря тому, что переводят обрабатываемые данные, представленные в параллельном дополнительном коде и поступающие для обработки с частотой внешней синхронизации, в последовательный знакоразрядный код, который позволяет выполнять поразрядные вычисления старшими разрядами вперед с большой тактовой частотой (до сотен МГц). Результаты вычислений выводятся в параллельном дополнительном коде. Большая скорость обработки достигается также распараллеливанием арифметических операций в n каналах обработки, каждый из которых настраивают с помощью кода операций на выполнение широкого класса операций цифровой обработки сигналов.

Реализация арифметических блоков, сумматоров и коммутаторов, которые коммутируют последовательные каналы информации, для выполнения поразрядных вычислений старшими разрядами вперед требует относительно низких аппаратурных затрат, например канал обработки при обработке чисел с фиксированной точкой требует для своей реализации не более 10 тысяч вентилей на кристалле БИС, что дает широкие возможности для разработки СБИС цифровой обработки сигналов различной производительности.

Изобретение поясняется чертежами, где на фиг. 1 изображена функциональная схема устройства цифровой обработки сигналов, на фиг. 2 - функциональная схема канала обработки, на фиг. 3 - функциональная схема блока управления, на фиг. 4 - функциональная схема формирователя управляющих сигналов блока управления, на фиг. 5 - функциональная схема коммутатора синхроимпульсов блока управления, на фиг. 6 - функциональная схема блока ортогональной регистровой памяти, на фиг. 7 - функциональная схема канала преобразования входного преобразователя информации, на фиг. 8 - функциональная схема выходного преобразователя результатов, на фиг. 9 - функциональная схема регистра выходного преобразователя результатов, на фиг. 10 - функциональная схема арифметического блока канала обработки, на фиг. 11 - функциональная схема формирователя произведения арифметического блока канала обработки, на фиг. 12 - функциональная схема сумматора канала обработки, на фиг. 13 - функциональная схема формирователя результата сумматора канала обработки, на фиг. 14 - блок-схема алгоритма работы устройства, и таблицами, где в таблице 1 приведен порядок коммутации первого коммутатора данных 16 канала обработки, в таблице 2 приведен порядок коммутации второго коммутатора данных 20 канала обработки, в таблице 3 приведен порядок коммутации коммутатора результатов 12 устройства.

Заявляемый способ цифровой обработки сигналов состоит из следующей совокупности действий.

Вводят сигналы данных в параллельном дополнительном двоичном коде с частотой внешней синхронизации, команды для задания необходимых операций обработки сигналов и управляющие сигналы.

Запоминают сигналы данных в количестве, необходимом для одновременного выполнения n групп арифметических операций.

Формируют коды настройки и коммутации сигналов данных и результатов обработки в соответствии с полученной командой задания операции цифровой обработки таким образом, чтобы определенной операции цифровой обработки сигналов соответствовали определенные коды настройки и коммутации, т.е. присваивают операциям цифровой обработки сигналов данных соответствующие коды команды.

Считывают запомненные сигналы данных последовательным кодом старшими разрядами вперед, с частотой внутренней синхронизации, с одновременным преобразованием в знакоразрядный код.

Распределяют сигналы данных на n групп посредством коммутации сигналов данных в последовательном знакоразрядном коде.

Выполняют поразрядные вычисления в избыточной системе счисления над n группами сигналов данных, представленных последовательным знакоразрядным кодом, в соответствии с кодом операции, с частотой внутренней синхронизации.

Коммутируют последовательные коды полученных результатов обработки n групп сигналов данных и запоминают их в знакоразрядных кодах.

Преобразуют запомненные результаты обработки в параллельный дополнительный двоичный код с одновременным выводом их с частотой внешней синхронизации.

Все действия над сигналами данных и результатами обработки выполняют одновременно, т.е. вводят и запоминают новый (i+1)-й массив сигналов данных на фоне обработки предыдущего запомненного i-го массива сигналов данных с одновременным преобразованием и выводом результатов обработки (i-1)-го массива сигналов, а также одновременно считывают запомненный i-й массив сигналов данных, преобразуют в знакоразрядный код, распределяют сигналы данных на n групп, выполняют поразрядные вычисления в избыточной системе счисления над n группами сигналов данных, коммутируют последовательные коды полученных результатов обработки и запоминают их в знакоразрядных кодах.

Устройство, реализующее заявляемый способ (см. фиг. 1), содержит первую и вторую шины данных 1 и 2, первый и второй блоки ортогональной регистровой памяти 3 и 4, шину команд 5, блок управления 6, шину управляющих сигналов 7, первый и второй входные преобразователи информации 8 и 9, коммутатор операндов 10, каналы обработки 11.1, ... 11.N, коммутатор результатов 12, выходной преобразователь результатов 13 и шину результатов 14.

Блоки и узлы устройства взаимосвязаны между собой следующим образом.

Первая и вторая шины данных устройства 1 и 2 подключены к информационным входам соответственно первого и второго блоков ортогональной регистровой памяти 3 и 4, а шина команд устройства 5 подключена к информационным входам блока управления 6. Шина управляющих сигналов 7 устройства подключена к управляющим входам блока управления 6, выходы которого подключены к управляющим входам первого и второго блоков ортогональной регистровой памяти 3 и 4, первого и второго входных преобразователей информации 8 и 9, коммутатора операндов 10, каналов обработки 11.1, ... 11.N, коммутатора результатов 12 и выходного преобразователя результатов 13. Выходы первого и второго блоков ортогональной регистровой памяти 3 и 4 подключены к информационным входам соответственно первого и второго входных преобразователей информации 8 и 9, выходы которых соединены соответственно с первой и второй группами информационных входов коммутатора операндов 10, группы выходов с первой по n-ю которого соединены с информационными входами каналов обработки соответственно с 11.1 по 11.N. Выходы каналов обработки соответственно с 11.1 по 11.N соединены с информационными входами коммутатора результатов 12, первая группа выходов которого подключена к информационным входам выходного преобразователя результатов 13, а вторая группа выходов подключена к третьей группе информационных входов коммутатора операндов 10. Выходы выходного преобразователя результатов 13 соединены с шиной результата 14 устройства.

Канал обработки 11 (см. фиг. 2) содержит управляющие входы 15, первый коммутатор данных 16, четыре арифметических блока 17.1, ..., 17.4, шесть сумматоров 18.1, ..., 18.6, два регистра задержки 19.1 и 19.2, второй коммутатор данных 20 и информационные входы 21. Управляющие входы 15 канала обработки 11 соединены с управляющими входами первого коммутатора данных 16, арифметических блоков 17.1, ..., 17.4, сумматоров 18.1, ..., 18.6, первого и второго регистров задержки 19.1 и 19.2, второго коммутатора данных 20, а информационные входы первого коммутатора данных 16 соединены с информационными входами 21 канала обработки. Первый и второй выходы первого коммутатора данных 16 подключены к информационным входам первого арифметического блока 17.1, третий выход первого коммутатора данных 16 подключен к первому информационному входу первого регистра задержки 19.1, четвертый и пятый выходы первого коммутатора данных 16 подключены к информационным входам второго арифметического блока 17.2, шестой и седьмой выходы первого коммутатора данных 16 подключены к информационным входам третьего арифметического блока 17.3, восьмой выход первого коммутатора данных 16 подключен к первому информационному входу второго регистра задержки 19.2, девятый и десятый выходы первого коммутатора данных 16 подключены к информационным входам четвертого арифметического блока 17.4.

Выходы первого и третьего арифметических блоков 17.1 и 17.3 соединены с первыми информационными входами соответственно первого и второго сумматоров 18.1 и 18.2. Выход второго арифметического блока 17.2 соединен со вторыми информационными входами первого сумматора 18.1 и первого регистра задержки 19.1. Выход четвертого арифметического блока 17.4 соединен со вторыми информационными входами второго сумматора 18.2 и второго регистра задержки 19.2. Выходы первого и второго сумматоров 18.1 и 18.2 соединены соответственно с первой и третьей группами информационных входов второго коммутатора данных 20, вторая и четвертая группы информационных входов которого подключены к выходам соответственно первого и второго регистров задержки 19.1 и 19.2. Первый и третий выходы второго коммутатора данных 20 соединены соответственно с первым информационным входом третьего сумматора 18.3 и со вторым информационным входом четвертого сумматора 18.4. Второй выход второго коммутатора данных 20 соединен со вторым информационным входом третьего сумматора 18.3 и с первым информационным входом четвертого сумматора 18.4. Четвертый и шестой выходы второго коммутатора данных 20 соединены соответственно с первым информационным входом пятого сумматора 18.5 и со вторым информационным входом шестого сумматора 18.6. Пятый выход второго коммутатора данных 20 соединен со вторым информационным входом пятого сумматора 18.5 и с первым информационным входом шестого сумматора 18.6. Выходы сумматоров с третьего по шестой 18.3, 18.4, 18.5 и 18.6 являются выходами канала обработки 11.

Блок управления 6 (см. фиг. 3) содержит первый и второй регистры команд 22 и 23, счетчик записи 24, триггер записи 25, коммутатор синхроимпульсов 26, генератор тактовых импульсов 27, элемент ИЛИ 28, формирователь управляющих сигналов 29. Выходы первого регистра команд 22 подключены к информационным входам второго регистра команд 23. Первый выход счетчика записи 24 соединен с инф