Микроконтроллерная сеть

Микроконтроллерная сеть

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении распределенных систем программного управления технологическими процессами. Техническим результатом является расширение области применения устройства, повышение оперативности межмодульной передачи управления. Устройство содержит МN однотипных модулей, объединенных в матричную структуру, каждый модуль включает блок памяти программ, ригистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, три элемента ИЛИ, блок элементов НЕ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, первую и вторую группы элементов И, группу элементов ИЛИ, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки. 1 з.п. ф-лы, 5 ил.

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса.

Известна распределенная система для программного управления технологическими процессами, содержащая MN каналов (модулей), каждый из которых включает блок памяти программ, коммутатор адреса, регистры адреса и команд, мультиплексор логических условий, блоки синхронизации и анализа, буферный запоминающий блок, два блока элементов И и элемент И (а.с. 1605212 CCCP, G 05 B 19/18; опубл. 07.11.90, БИ N 41).

Недостатком этой системы является узкая область применения, связанная с отсутствием средств синхронизации групп параллельных участков программ, закрепленных за различными модулями. Отсутствие средств синхронизации во многих случаях является недопустимым, поскольку обусловливает возможность одновременного выполнения несовместимых команд (участков).

Наиболее близкой к предлагаемой сети по технической сущности является дискретная микроконтроллерная сеть, содержащая MN однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, каждый модуль которой включает блок памяти программ, блок анализа, регистр-счетчик адреса, регистр команд, коммутатор адреса, мультиплексор логических условий, блок синхронизации, блок управления синхронизацией параллельных участков, триггер, с первого по четвертый блоки элементов И, с левого по седьмой элементы И, с первого по третий элементы ИЛИ (патент 2110827 РФ, G 05 B 19/18, G 06 F 9/28; опубл. 10.05.98, БИ N 13).

Недостатком известной сети является невысокая оперативность межмодульной передачи управления при запуске групп параллельных участков (микро)программ (алгоритмов управления), закрепленных за различными модулями, обусловленная необходимостью последовательного попарного межмодульного обмена специальными управляющими командами. Данный недостаток ведет к снижению общего быстродействия сети. Другой недостаток указанной сети состоит в значительной сложности образующих ее модулей.

Технической задачей, на решение которой направлено изобретение, является повышение оперативности межмодульной передачи управления в микроконтроллерной сети при запуске групп параллельных участков программ на основе организации параллельного запуска модулей, реализующих эти участки, при одновременном упрощении модулей сети.

Техническая задача решается тем, что в микроконтроллерную сеть, содержащую MN однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, причем вход кода операции модуля соединен с первым информационным входом коммутатора адреса, выход которого подключен к информационному входу регистра адреса, выход которого подключен к адресному входу блока памяти программ, выход которого соединен с информационным входом регистра команд, выход метки конца программы которого соединен с управляющими входами коммутатора адреса, выходы кода логического условия и модифицируемого разряда адреса регистра команд подключены к управляющему и первому информационному входам мультиплексора логических условий соответственно, второй информационный вход которого соединен с входом логических условий модуля, первый вход блока синхронизации соединен с входом пуска модуля, дополнительно введен блок элементов НЕ, а каждый модуль дополнительно включает регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, первую и вторую группы элементов И, группу элементов ИЛИ, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, причем выход немодифицируемой части адреса регистра команд в объединении с выходом мультиплексора логических условий подключены к первому входу блока элементов ИЛИ и к информационному входу буферного регистра, выход которого соединен со вторым входом блока элементов ИЛИ, выход которого соединен со вторым информационным входом коммутатора адреса, выход микроопераций регистра команд подключен к выходу микроопераций модуля, вход вектора соответствия модуля соединен с информационным входом регистра вектора соответствия, выходы с первого по n-й которого (где n - максимальное число вершин синхронизации в реализуемых программах) подключены к первым входам элементов ИЛИ группы с первого по n-й соответственно, первый выход номера вершины синхронизации регистра команд соединен с входом первого дешифратора номера вершины синхронизации, выходы с первого по n-й которого соединены со вторыми входами элементов ИЛИ группы с первого по n-й соответственно, выходы которых подключены к первым входам элементов И первой группы с первого по n-й соответственно, входы первой группы входов синхронизации модуля с первого по n-й соединены со вторыми входами элементов И первой группы с первого по n-й соответственно, выходы которых соединены с выходами группы выходов синхронизации модуля с первого по n-й соответственно, второй выход номера вершины синхронизации регистра команд соединен с входом второго дешифратора номера вершины синхронизации, выходы с первого по n-й которого подключены к первым входам элементов И второй группы с первого по n-й соответственно, входы второй группы входов синхронизации модуля с первого по n-й подключены к третьим входам элементов И первой группы с первого по n-й соответственно, выходы которых подключены к вторым входам элементов И второй группы с первого по n-й соответственно, выходы которых соединены с входами первого элемента ИЛИ с первого по n-й соответственно, выход которого соединен с входом синхронизации буферного регистра и с входом первого одновибратора, выход которого подключен к входу сброса регистра команд и ко второму входу блока синхронизации, первый выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу синхронизации регистра адреса, выход метки конца участка регистра команд соединен с входом второго одновибратора, выход которого соединен с третьим входом блока синхронизации, второй выход которого подключен к входу сброса буферного регистра и к первому входу третьего элемента ИЛИ, вход настройки модуля соединен со вторым входом второго элемента ИЛИ, с входом синхронизации регистра вектора соответствия, а также с входом элемента задержки, выход которого подключен ко второму входу третьего элемента ИЛИ, выход которого подключен к входу синхронизации регистра команд, группа выходов синхронизации (1.N)-го модуля соединена с входами блока элементов НЕ, выходы которого подключены к первой группе входов синхронизации (i.1)-го модуля, и ко второй группе входов синхронизации (M. j)-го модуля, группа выходов синхронизации (,)-го модуля, подключена к первой группе входов синхронизации (.+1)-го модуля и ко второй группе входов синхронизации (-l.)-го модуля, группа выходов синхронизации (l.)-го модуля соединена с первой группой входов синхронизации (l.+l)-го модуля, группа выходов синхронизации (,N)-го модуля соединена со второй группой входов синхронизации (-l.N)-го модуля.

Сущность изобретения поясняется чертежами, где на фиг. 1 представлена функциональная схема модуля микроконтроллерной сети, на фиг. 2 изображена функциональная схема блока синхронизации, на фиг. 3 дана структурная схема микроконтроллерной сети, на фиг. 4 приведены форматы (микро)команд, реализуемые модулем микроконтроллерной сети, на фиг. 5 представлен иллюстративный пример, поясняющий принципы реализации параллельных алгоритмов (программ) в микроконтроллерной сети.

Микроконтроллерная сеть (фиг. 3) содержит MN однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, а также дополнительно введенный блок элементов НЕ 36, причем группа 29 выходов синхронизации (1.N)-го модуля соединена с входами блока элементов НЕ 36, выходы которого подключены к группе 27 входов синхронизации (i.1)-го модуля, и к группе 28 входов синхронизации (M. j)-го модуля, группа 29 выходов синхронизации (.)-го модуля, подключена к группе 27 входов синхронизации (.+l) -го модуля и к группе 28 входов синхронизации (-l.)-го модуля, группа 29 выходов синхронизации (l.)-го модуля соединена с группой 27 входов синхронизации (l.+l)-го модуля, группа 29 выходов синхронизации (.N)-го модуля соединена с группой 28 входов синхронизации (-l.N)-го модуля.

Модуль микроконтроллерной сети (фиг. 1) включает блок 1 памяти программ, регистр 2 адреса, регистр 3 команд с выходами 3.1 кода логического условия, 3.2 модифицируемого разряда адреса; 3.3 немодифицируемой части адреса, 3.4 микроопераций, первым выходом 3.5 номера вершины синхронизации, вторым выходом 3.6 номера вершины синхронизации, выходом 3.7 метки конца участка и выходом 3.8 метки конца программы, мультиплексор 4 логических условий, коммутатор 6 адреса, блок 10 синхронизации, первый 17, второй 15 и третий 16 элементы ИЛИ, причем вход 23 кода операции модуля соединен с первым информационным входом коммутатора 6 адреса, выход которого подключен к информационному входу регистра 2 адреса, выход которого подключен к адресному входу блока 1 памяти программ, выход которого соединен с информационным входом регистра 3 команд, выход 3.8 метки конца программы которого соединен с управляющими входами коммутатора 6 адреса, выходы 3.1 кода логического условия и 3.2 модифицируемого разряда адреса регистра 3 команд подключены к управляющему и первому информационному входам мультиплексора 4 логических условий соответственно, второй информационный вход которого соединен с входом 21 логических условий модуля, первый вход блока 10 синхронизации соединен с входом 25 пуска модуля, а также дополнительно введенные регистр 5 вектора соответствия, буферный регистр 7, первый 8 и второй 9 дешифраторы номера вершины синхронизации, первую группу элементов И 11.1-11.n, вторую группу элементов И 12.1-12. n, группу элементов ИЛИ 13.1-13.n, блок элементов ИЛИ 14, первый 19 и второй 18 одновибраторы, элемент 20 задержки, причем выход 3.3 немодифицируемой части адреса регистра 3 команд в объединении с выходом мультиплексора 4 логических условий подключены к первому входу блока элементов ИЛИ 14 и к информационному входу буферного регистра 7, выход которого соединен со вторым входом блока элементов ИЛИ 14, выход которого соединен со вторым информационным входом коммутатора 6 адреса, выход 3.4 микроопераций регистра 3 команд подключен к выходу 22 микроопераций модуля, вход 26 вектора соответствия модуля соединен с информационным входом регистра 5 вектора соответствия, выходы с первого по n-й которого подключены к первым входам элементов ИЛИ 13.1-13.n соответственно, первый выход 3.5 номера вершины синхронизации регистра 3 команд соединен с входом дешифратора 8 номера вершины синхронизации, выходы с первого по n-й которого соединены со вторыми входами элементов ИЛИ 13.1-13.n соответственно, выходы которых подключены к первым входам элементов И 11.1-11. n соответственно, входы первой группы входов синхронизации модуля 27.1-27.n (27) соединены со вторыми входами элементов И 11.1-11.n соответственно, выходы которых соединены с выходами группы выходов синхронизации модуля 29.1-29.n (29) соответственно, второй выход 3.6 номера вершины синхронизации регистра 3 команд соединен с входом дешифратора 9 номера вершины синхронизации, выходы с первого по n-й которого подключены к первым входам элементов И 12.1-12. n соответственно, входы второй группы входов синхронизации модуля 28.1-28. n (28) подключены к третьим входам элементов И 11.1 -11.n соответственно, выходы которых подключены к вторым входам элементов И 12.1 -12.n соответственно, выходы которых соединены с входами элемента ИЛИ 17 с первого по n-й соответственно, выход которого соединен с входом синхронизации буферного регистра 7 и с входом одновибратора 19, выход которого подключен к входу сброса регистра 3 команд и ко второму входу блока 10 синхронизации, первый выход которого соединен с первым входом элемента ИЛИ 15, выход которого подключен к входу синхронизации регистра 2 адреса, выход 3.7 метки конца участка регистра 3 команд соединен с входом одновибратора 18, выход которого соединен с третьим входом блока 10 синхронизации, второй выход которого подключен к входу сброса буферного регистра 7 и к первому входу элемента ИЛИ 16, вход 24 настройки модуля соединен со вторым входом элемента ИЛИ 15, с входом синхронизации регистра 5 вектора соответствия, а также с входом элемента 20 задержки, выход которого подключен ко второму входу элемента ИЛИ 16, выход которого подключен к входу синхронизации регистра 3 команд.

Блок синхронизации (фиг. 2) содержит генератор 30 импульсов, триггер 31 управления, триггер 32, первый 33 и второй 34 элементы И, элемент ИЛИ 35, первый и второй входы которого являются первым и вторым входами блока соответственно, а выход соединен с входом установки триггера 31 управления, вход сброса которого является третьим входом блока, а прямой выход подключен к входу генератора 30 импульсов, выход которого соединен с первыми входами элементов И 33 и 34, а также со счетным входом триггера 32, прямой и инверсный выходы которого подключены ко вторым входам элементов И 33 и 34 соответственно, выходы которых являются первым и вторым выходами блока соответственно.

Общие особенности функциональной организации микроконтроллерной сети состоят в следующем.

Микроконтроллерная сеть (МКС) формируется из множества однотипных модулей, объединенных в матричную структуру (фиг. 3). Каждый модуль МКС (микроконтроллер) выполняется в виде СБИС с внутренней перепрограммируемой памятью программ и имеет два входных и один выходной информационный каналы, предназначенные для подключения к другим аналогичным модулям и обмена управляющей информацией. Модули сети идентифицируются условными номерами вида i.j, где i и j имеют смысл соответственно номера строки и номера столбца матричной структуры, содержащих данный модуль, "." - символ конкатенации. (В дальнейшем модуль с номером i.j именуется так же, как (i.j)-й модуль или модуль m_i.j).

МКС служит для управления сложными объектами, поведение которых описывается комплексом программ и предполагает параллельное протекание и взаимодействие множества процессов. Комплекс программ, реализуемый сетью, разбивается на множество параллельных и последовательных участков, которые распределяются между различными модулями. Каждый модуль реализует некоторое подмножество участков.

В процессе выполнения участков программ модули МКС обрабатывают команды двух типов: операционные и коммуникационные. Операционные команды (эти команды имеют формат Ф₂ (фиг. 4)) обеспечивают выдачу управляющих воздействий на объект управления и инициируют исполнение требуемых микроопераций. Коммуникационные команды (формат Ф₃ (фиг. 4)) служат для организации взаимодействия и координации различных модулей, включая запуск участков, закрепленных за другими модулями (межмодульную передачу управления), и синхронизацию параллельных участков программ.

Организация межмодульного взаимодействия в предлагаемой МКС принципиально отличается от прототипа. Если в прототипе явно предусматриваются процедуры межмодульной передачи управления и синхронизации параллельных участков, то в рассматриваемой МКС межмодульная передача управления в явном виде отсутствует; выполняется только процедура синхронизации. При этом запуск участков программ, реализуемых различными модулями, происходит при выполнении соответствующих условий синхронизации. Таким условием при запуске участков, непосредственно следующих за подмножеством других (параллельных) участков, является синхронизация (завершение) всех участков данного подмножества. При запуске участков, следующих за единственным участком, в качестве условия выступает завершение этого единственного участка.

Для задания момента активизации некоторого участка B_k^i.j (e) (где e - порядковый номер данного участка для (i.j)-го модуля, k - номер программы) этому участку ставится в соответствие номер непосредственно предшествующей ему вершины синхронизации a_t (если активизируемому участку непосредственно предшествует единственный участок программы, то вершина a_t считается фиктивной). Запуск участка B_k^i.j (e) происходит после выполнения вершины a_t, т.е. как только завершаются все непосредственно предшествующие ему участки программы.

В отличие от прототипа, где адреса запускаемых участков (адреса приема управления) передаются от модуля - инициатора запуска, в предлагаемой сети указанные адреса формируются непосредственно модулями, реализующими запускаемые участки (модулями - приемниками управления), в результате самонастройки. Адрес A_k^i.j (e+1) начала следующего ((e+1)-го) участка, выполняемого (i.j)-м модулем, указывается в заключительной команде предшествующего (e-го) участка программы. Для задания адресов начальных участков модулей {A_k^i.j(1)} используются команды настройки формата Ф₁ (фиг. 4). За каждым модулем сети закрепляется Q таких команд, Q - число программ, реализуемых микроконтроллерной сетью (число программ в реализуемом комплексе). Каждая из Q команд настройки определяет адрес A_k^i.j(1) первой команды, выполняемой (i.j)-м модулем при реализации k-й программы, т.е. адрес начального участка (i.j)-го модуля. (Если (i. j)-й модуль не участвует в процессе выполнения k-й программы, то команда Ф₁ содержит только нули.) Команды настройки Ф₁ размещаются в блоке 1 памяти программ (фиг. 1) по начальным адресам от 1 до Q включительно. Команда настройки, а следовательно, и реализуемая программа однозначно задаются адресом при обращении к блоку 1.

Процесс синхронизации параллельных участков в предлагаемой МКС также принципиально отличается от аналогичного процесса в прототипе. В отличие от прототипа, где синхронизация обеспечивается путем подсчета одним из модулей числа сообщений - квитанций завершения параллельных участков, передаваемых другими модулями, в МКС синхронизация осуществляется на основе распространения и опроса отдельных сигналов завышения групп параллельных участков. Каждый такой сигнал распространяется в отдельном канале управления синхронизацией, который соответствует одной из вершин синхронизации (слияния) параллельных участков. Канал управления синхронизацией представляет собой совокупность элементов различных модулей МКС и соответствующих связей, обеспечивающих протекание процесса синхронизации определенной группы параллельных участков. Так, в q-й канал управления синхронизацией войдут элементы И 11.q модулей и q-й элемент блока элементов НЕ 36 с соответствующими им связями (фиг. 1, 3).

Для обеспечения синхронизации произвольных групп параллельных участков за каждым модулем МКС закрепляется вектор, задающий соответствие между множеством вершин синхронизации программы и данным модулем. (i.j)-му модулю сети, в общем случае соответствует Q различных векторов, каждый из которых отвечает определенной программе. Вектор соответствия для (i.j)-го модуля и k-й программы имеет вид S^i.j(k)=(s₁^i.j,s₂^i.j,..., s_n^i.j), где n_k - число вершин синхронизации в k-й программе.

Значение компоненты вектора S^i.j(k) определяется следующим образом: s_q^i.j = 0, если за (i.j)-м модулем закреплен некоторый участок программы, завершающийся в q-й вершине синхронизации; s_q^i.j = 1, если (i.j)-й модуль не реализует ни одного участка, завершающегося в q-й вершине синхронизации, или q-я вершина синхронизации отсутствует в k-й программе (что возможно при _k<q).

q = {B₁^q, B₂^q, ..., }, завершающихся (сходящихся) в q-й вышине синхронизации, осуществляется на основе циклического распространения сигнала d_q завершения группы участков в q-м канале управления синхронизацией МКС. Сигнал d_q формируется (1.N)-м модулем сети (фиг. 3). В исходном состоянии d_q=0 (параллельные участки не завершены) и, следовательно, = 1.

Процесс синхронизации включает две фазы - формирование признака окончания синхронизируемых участков и передачу этого признака всем модулям МКС. Первая из указанных фаз начинается с подачи единичного сигнала Данный сигнал одновременно подается модулям с номерами 1.1, 2.1, ..., М.1 и М.2, М. 3, . . . , M.N. Далее сигнал последовательно распространяется через все модули МКС в направлении от (М.1)-го модуля вверх и вправо (по схеме фиг. 3) и в конце концов появляется на выходе (1.N)-го модуля.

Распространение сигнала через некоторый модуль m_i.j происходит следующим образом. Если s_q^i.j = 1, то появление единичных сигналов на нижнем и левом входах (i.j)-го модуля обусловливает формирование единичного сигнала на его выходе. Если s_q^i.j = 0, то формирование единичного сигнала на выходе (i.j)-го модуля происходит только при условии завершения участка B_f^q, реализуемого (i.j)-м модулем.

Состояние участка B_f^q определяется значением сигнала - признака g_q^i.j: g_q^i.j = 1, если участок B_f^q завершен; g_q^i.j = 0 в противном случае. В случае, если участок B_f^q не завершен, на выходе (i.j)-го модуля устанавливается нулевой сигнал. Данный сигнал формирует нулевые сигналы на выходах всех модулей, расположенных выше и/или правее (i.j)-го модуля. На выходе (1.N)-го модуля, соответственно, также будет нулевой сигнал d_q = 0. Как только происходит завершение участка В_f^q, единичный сигнал передается на выход (i. j)-го модуля и поступает на (i-1.j)-й и (i.j+1)-й модули.

После завершения всех параллельных участков группы B_q сигнал пройдет на входы (1.N)-го модуля и на выходе (1.N)-го модуля, таким образом, будет сформирован сигнал d_q = 1, сообщающий об окончании синхронизируемых параллельных участков. На этом первая фаза синхронизации завершается.

Вторая фаза синхронизации начинается с инвертирования сигнала d_q. Получаемый нулевой сигнал подается на входы модулей с номерами 1.1, 2.1, ..., M.1 и М.2, М.3, ..., M.N и распространяется через все модули МКС до модуля с номером 1. N. В процессе распространения сигнала происходит запуск всех модулей, ожидающих завершение параллельных участков группы B_q. Признаком запуска модуля является переход сигнала из единицы в нуль (1 ---> 0). Вторая фаза и процесс синхронизации параллельных участков в целом завершаются после появления нулевого сигнала на выходе (1.N)-го модуля.

Принципы организации межмодульной передачи управления и синхронизации параллельных участков в предлагаемой МКС поясняются примером реализации параллельного алгоритма управления, представленного на фиг. 5а. Алгоритм включает 20 параллельных и последовательных участков В_k^i.j(e), принадлежность которых определенному модулю задается верхним индексом i.j. В рассматриваемый алгоритм входят вершины синхронизации a₁, a₂, ..., a₁₁; вершины a₇, a₈, a₉, a₁₀, a₁₁ (показанные пунктиром) являются фиктивными, поскольку им соответствуют переходы между отдельными участками. МКС содержит 3х3 модулей.

Таблица настройки модулей, определяющая адреса начальных участков A_k^i.j(1), а также номера вершин синхронизации a_t, после достижения которых должен быть обеспечен запуск соответствующих модулей, представлена на фиг. 5б. В соответствии с данной таблицей запуск модулей m_1.1, m_3.2 и m_3.3 происходит после выполнения вершины синхронизации a₁, т.е. после завершения участка B_k^2.2(1), запуск модуля m_1.2 осуществляется после достижения вершины синхронизации a₇, т.е. после завершения участка B_k^3.3(1), и т.д. Модуль m_2.2 активизируется непосредственно в момент запуска МКС независимо от состояния других модулей.

Таблица векторов соответствия для рассматриваемого алгоритма показана на фиг. 5в. Согласно данной таблице модуль m_1.1 реализует участки, завершающиеся в вершинах синхронизации a₂, a₄ и a₅ (s₂^1.1 = s₄^1.1 = s₅^1.1 = 0), модуль m_1.2 - участки, сходящиеся в вершинах a₃, a₄ и a₆(s₃^1.2 = s₄^1.2 = s₆^1.2 = 0) и т.д.

Более подробно процессы синхронизации и запуска параллельных участков описываются при рассмотрении соответствующих режимов функционирования модулей МКС.

Назначение элементов и блоков модуля микроконтроллерной сети (фиг. 1) заключается в следующем.

Блок 1 памяти программ служит для постоянного хранения команд, составляющих параллельные и последовательные участки программ, закрепленные за текущим модулем. Информация (команда) на выходе блока 1 появляется непосредственно после подачи на его адресный вход соответствующего адреса.

Регистр 2 адреса предназначен для временного хранения исполнительного адреса следующей команды.

Регистр 3 команд используется с целью фиксации очередной считываемой из блока 1 команды на время ее обработки.

Мультиплексор 4 логических условий служит для опроса значений логических условий на входе 21 модуля и модификации младшего (модифицируемого) разряда адреса следующей команды в точках ветвления программ.

Регистр 5 вектора соответствия введен с целью хранения вектора S^i.j(k) в течение времени исполнения k-й программы.

Коммутатор 6 адреса обеспечивает выбор направления приема исполнительного адреса следующей команды.

Буферный регистр 7 предназначен для временной фиксации исполнительного адреса следующей команды в процессе запуска текущего модуля после завершения некоторой группы параллельных участков программы. Необходимость такой фиксации обусловлена исчезновением информации на выходах 3.2 и 3.3 регистра 3 (вследствие сброса регистра 3 в момент завершения группы параллельных участков) до момента фактической записи адреса следующей команды в регистр 2.

Дешифратор 8 служит для преобразования кода номера вершины синхронизации a_q, соответствующей завершаемому участку программы, в унитарный код и формирования сигналов {g_q^i.j} - признаков состояния (завершения) участков программ.

Дешифратор 9 обеспечивает преобразование кода номера вершины синхронизации a_t, определяющей момент последующего запуска текущего модуля, в соответствующий унитарный код, а также блокировку/открытие элементов И 12.1 - 12.n.

Блок 10 синхронизации необходим для формирования двух сдвинутых друг относительно друга последовательностей импульсов t₁ и t₂, синхронизирующих работу различных узлов модуля.

Элементы И 11.1, 11.2, ..., 11.n введены с целью управления распространением сигналов d₁, d₂, ..., d_n с входов 27.1, 28.1; 27.2, 28.2; ...; 27.n, 28. n на выходы 29.1, 29.2, ..., 29.n модуля, а также на входы элементов И 12.1, 12.2, ..., 12.n соответственно.

Элементы И 12.1, 12.2, . .., 12.n служат для управления прохождением сигналов d₁, d₂, ..., d_n с выходов элементов 11.1, 11.2, ..., 11.n соответственно на входы элемента ИЛИ 17.

Элементы ИЛИ 13.1, 13.2, ..., 13.n предназначены для объединения сигналов с первых, вторых и т.д., n-х выходов регистра 5 и дешифратора 8 соответственно.

Блок элементов ИЛИ 14 обеспечивает объединение кодов (адресов) с выхода буферного регистра 7, а также с выхода 3.3 регистра 3 и выхода мультиплексора 4.

Элемент ИЛИ 15 служит для передачи импульсов с первого выхода блока 10 и с входа 24 настройки модуля на вход синхронизации регистра 2.

Элемент ИЛИ 16 обеспечивает передачу импульсов со второго выхода блока 10 и с выхода элемента 20 задержки на вход синхронизации регистра 3.

Элемент ИЛИ 17 используется для объединения сигналов с выходов элементов И 12.1-12.n.

Одновибратор 18 предназначен для формирования импульса, обеспечивающего выключение блока 10 синхронизации.

Одновибратор 19 служит для формирования импульса, обеспечивающего запуск модуля после окончания требуемых групп параллельных участков программ.

Элемент 20 обеспечивает задержку передачи импульса настройки с входа 24 модуля на второй вход элемента ИЛИ 16 на время считывания команды настройки из блока 1.

Блок элементов НЕ 36 (фиг. 3) предназначен для инвертирования сигналов d₁, d₂, ..., d_n с выходов 29.1, 29.2, ..., 29.n (1.N)-го модуля МКС.

Рассмотрим процесс функционирования микроконтроллерной сети подробно.

Первоначально элементы памяти (регистры и триггеры) всех модулей MKC находятся в состоянии логического нуля. Исключение составляют триггеры 32 блоков 10 синхронизации (фиг. 2), а также разряды 3.8 регистров 3 (фиг. 1), установленные в единичное состояние. Исходя из указанного состояния элементов памяти, блоки 10 синхронизации модулей выключены, коммутаторы 6 настроены на прием информации с входов 23, а на всех выходах модулей находятся сигналы логического нуля. Нулевые сигналы с выходов 29.1-29.n (1.N)-го модуля MKC (фиг. 3) формируют единичные сигналы на выходах блока элементов НЕ 36.

Работа сети начинается с настройки модулей на выполнение требуемой программы. Предположим, что эта программа имеет номер k. Настройка (i.j)-го модуля на выполнение k-й программы сводится к установлению адреса A_k^i.j(1) (адреса первой команды), а также к определению номера вершины синхронизации a_t, после достижения которой должен осуществляться запуск (i.j)-го модуля.

Процесс настройки начинается с подачи на вход 23 (i.j)-го модуля (фиг. 1) кода операции. Код операции (КОП), представляющий собой код номера выполняемой программы (k), через коммутатор 6 передается на информационный вход регистра 2. Одновременно на вход 24 модуля подается импульс настройки. Указанный импульс через элемент ИЛИ 15 поступает на вход синхронизации регистра 2 и задним фронтом фиксирует КОП в данном регистре. Далее КОП с выхода регистра 2 подается на адресный вход блока 1 и формирует на его выходе команду настройки Ф₁ (фиг. 4), соответствующую k-й программе.

В то же самое время импульс настройки через элемент 20 задержки и элемент ИЛИ 16 (фиг. 1) передается на вход синхронизации регистра 3 и задним фронтом производит запись считанной из блока 1 команды в регистр 3. После фиксации команды на выходах 3.2 и 3.3 регистра 3 образуется адрес A_k^i.j(1), а на выходе 3.6 формируется код номера (t) вершины синхронизации (НВС) a_t. На остальных выходах регистра 3 устанавливаются нулевые сигналы.

Нулевой сигнал с выхода 3.8 регистра 3 перенастраивает коммутатор 6 на прием информации с выхода блока элементов ИЛИ 14. Поскольку на выходе 3.1 регистра 3 присутствует нулевой код (проверка логических условий в ходе настройки не производится), адрес A_k^i.j(1) без изменений проходит через блок элементов ИЛИ 14. Далее этот адрес передается через коммутатор 6 и устанавливается на информационном входе регистра 2.

В то же время код номера вершины синхронизации a_t с выхода 3.6 регистра 3 подается на вход дешифратора 9. В результате на t-м выходе дешифратора 9 образуется единичный сигнал. Этот сигнал открывает элемент И 12.t и тем самым обеспечивает возможность опроса уровня сигнала на выходе элемента И 11. t. (Процесс формирования сигнала на выходе элемента 11.t детально описан ниже при рассмотрении работы МКС в режиме синхронизации параллельных участков. ) Для модуля МКС, который реализует начальный участок k-й программы, задание кода НВС не требуется, поскольку этот модуль активизируется непосредственно в момент запуска МКС независимо от условий синхронизации. На выходе 3.6 регистра 3 рассматриваемого модуля, соответственно, устанавливается нулевой код.

Одновременно с описанными выше действиями производится запись в регистр 5 модуля значения вектора S^i.j(k) (устанавливается соответствие между (i. j)-м модулем и множеством вершин синхронизации k-й программы). Вектор S^i.j(k) подается на вход 26 модуля и по заднему фронту импульса настройки с входа 24 модуля заносится в регистр 5. На этом процесс настройки (i.j)-го модуля завершается.

Аналогичным образом протекает процесс настройки остальных модулей МКС, причем настройка различных модулей выполняется одновременно. На входы 23 всех модулей подается один и тот же КОП; векторы соответствия для разных модулей в общем случае различны. В результате настройки для каждого модуля определяется момент его запуска при выполнении сетью k-й программы, задается соответствующий адрес (адрес первой команды) и, кроме того, устанавливается подмножество вершин синхронизации k-й программы, в которых завершаются участки, реализуемые модулем.

После завершения настройки осуществляется запуск МКС. Для запуска сети на вход 25 одного из ее модулей подается импульс пуска. Таким модулем является модуль, реализующий начальный участок k-й программы. Допустим, что указанный модуль имеет номер i.j (в примере на фиг. 5 это модуль m_2.2). Импульс пуска с входа 25 (i.j)-го модуля передается на первый вход блока 10 синхронизации. Далее этот импульс проходит через элемент ИЛИ 35 (фиг. 2), воздействует на вход установки триггера 31 и переводит этот триггер в единичное состояние. Единичный сигнал с прямого выхода триггера 31 поступает на вход генератора 30 и разрешает формирование на его выходе последовательности импульсов.

Первый импульс с выхода генератора 30 проходит через элемент И 33 на первый выход блока синхронизации (элемент 33 открыт единичным сигналом с прямого выхода триггера 32). По заднему фронту этого же импульса триггер 32 переключается в нулевое состояние. В результате происходит блокировка элемента И 33 и открытие элемента И 34. Второй импульс с выхода генератор