Модуль матричной коммуникационной сети

Модуль матричной коммуникационной сети

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных вычислительных сетей. Техническим результатом является повышение гибкости и отказоустойчивости коммутационных структур. Устройство содержит блоки организации очереди сообщений, мультиплексор, блок анализа очереди сообщений, буферные регистры, дешифратор, триггер запуска, коммутаторы, элементы И, элементы ИЛИ, блок анализа ситуаций, блок модификации маршрута, мультиплексор отказа, демультиплексор, триггер отказа и одновибратор. 3 з.п. ф-лы, 3 табл., 8 ил.

Изобретение относится к цифровой вычислительной технике и может найти применение при построении средств коммутации мультипроцессорных вычислительных систем, микроконтроллерных сетей, в том числе систем и сетей с динамической структурой, а также систем сбора информации, абонентских систем связи с децентрализованным управлением и коммутационных средств измерительных систем.

Известен модуль матричного коммутатора, содержащий три блока организации очередей сообщений, регистр идентификатора модуля, блок анализа очереди сообщений, мультиплексор, регистр, демультиплексор, триггер, блок синхронизации, два элемента сравнения, два дешифратора, элемент И (а.с. 1575167 СССР, G 06 F 7/00, 15/16; опубл. 30.06.90, БИ N 24).

Недостатком известного модуля является невозможность построения на его основе коммутационных структур, реализующих множество различных маршрутов (траекторий) передачи сообщений для каждой пары взаимодействующих модулей. Следствием данного недостатка является резкое ограничение числа возможных межмодульных связей в коммутационной структуре при отказе незначительного числа модулей.

Наиболее близким к предлагаемому устройству по технической сущности является модуль матричного коммутатора, включающий с первого по третий блоки организации очередей сообщений, мультиплексор, блок анализа очередей сообщений, регистр, дешифратор, блок синхронизации, триггер, блок ретрансляции сообщений, с первого по восьмой элементы И, с первого по четвертый элементы ИЛИ и коммутатор (патент 2116664 РФ, G 06 F 7/00, 15/163; опубл. 27.07.98, БИ N 21).

Недостаток данного модуля состоит в отсутствии возможности динамического изменения маршрутов передачи сообщений (изменения маршрутов непосредственно в ходе перемещения сообщений) в формируемых на его основе коммутационных (коммуникационных) структурах. Следствием этого недостатка является невысокая гибкость и низкая отказоустойчивость коммуникационных структур на основе указанного модуля.

Технической задачей, на решение которой направлено заявляемое изобретение, является повышение гибкости и отказоустойчивости коммуникационных структур, формируемых на основе предлагаемого модуля, путем организации возможности динамического изменения маршрутов передачи сообщений.

Техническая задача решается тем, что в модуль матричной коммуникационной сети, содержащий блоки организации очереди сообщений с первого по третий, мультиплексор, блок анализа очередей сообщений, первый буферный регистр, дешифратор, блок синхронизации, триггер запуска, первый коммутатор, первый элемент И, второй элемент И, первый элемент ИЛИ, второй элемент ИЛИ, третий элемент ИЛИ, четвертый элемент ИЛИ, причем информационные входы модуля с первого по третий подключены к информационным входам блоков организации очереди сообщений с первого по третий соответственно, первые выходы которых соединены с информационными входами мультиплексора с первого по третий соответственно, первая группа разрядов выхода которого соединена с информационным входом первого буферного регистра, вторые выходы блоков организации очереди сообщений с первого по третий подключены к входам блока анализа очередей сообщений с первого по третий соответственно, выходы дешифратора с первого по третий соединены с входами опроса блоков организации очереди сообщений с первого по третий соответственно, второй выход блока анализа очередей сообщений подключен к входу установки триггера запуска и к инверсному входу первого элемента И, выход которого подключен к входу сброса триггера запуска, прямой выход которого соединен с входом блока синхронизации, первый выход которого соединен с входом синхронизации первого буферного регистра, второй выход блока синхронизации подключен к прямому входу первого элемента И, выход четвертого элемента ИЛИ соединен с первым входом второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, дополнительно введены четвертый и пятый блоки организации очереди сообщений, блок анализа ситуаций, блок модификации маршрутных кодов, второй буферный регистр, коммутатор кода текущей трансляции, мультиплексор отказа, демультиплексор, второй коммутатор, третий коммутатор, четвертый коммутатор, триггер отказа, первый блок элементов И, второй блок элементов И, третий буферный регистр, одновибратор, причем четвертый и пятый информационные входы модуля подключены к информационным входам четвертого и пятого блоков организации очереди сообщений соответственно, первые выходы которых соединены с четвертым и пятым информационными входами мультиплексора соответственно, а вторые выходы подключены к четвертому и пятому входам блока анализа очередей сообщений соответственно, четвертый и пятый выходы дешифратора подключены к входам опроса четвертого и пятого блоков организации очереди сообщений соответственно, группы разрядов выхода мультиплексора со второй по пятую соединены с первыми информационными входами первого, второго и третьего коммутаторов и с первым входом четвертого коммутатора соответственно, выходы первого-четвертого коммутаторов подключены к информационным входам второго буферного регистра с первого по четвертый соответственно, выход первого буферного регистра соединен с информационным входом первого блока элементов И, выход которого соединен с первым информационным выходом модуля, первый выход блока синхронизации подключен к входу синхронизации второго буферного регистра, выход признака следующего участка маршрута которого подключен к первому входу блока анализа ситуаций и к первому входу блока модификации маршрутных кодов, выход признака текущего участка маршрута второго буферного регистра соединен с вторым входом блока модификации маршрутных кодов и с входом первого элемента ИЛИ, выход которого подключен к управляющему входу мультиплексора отказа, выходы кодов трансляций группы выходов маршрутного кода второго буферного регистра с первого по z-й (где z - максимальная длина участка маршрута) соединены с второй, четвертой, шестой, и т.д., (2z-2)-й, (2z)-й группами разрядов третьего входа блока модификации маршрутных кодов соответственно, с четвертой, шестой, восьмой, и т.д., (2z)-й, (2z+2)-й группами разрядов информационного входа второго блока элементов И соответственно, а также с информационными входами коммутатора кода текущей трансляции с первого по z-й соответственно, выход первого буферного регистра в объединении с выходами признака следующего участка маршрута и признака текущего участка маршрута второго буферного регистра подключены к (2z+3)-й группе разрядов информационного входа второго блока элементов И, выход которого соединен с информационным входом демультиплексора, выходы с первого по четвертый которого соединены с информационными выходами модуля со второго по пятый соответственно, выход статуса сообщения второго буферного регистра подключен к первой группе разрядов информационного входа второго блока элементов И и к второму входу блока анализа ситуаций, первый выход которого соединен с управляющими входами первого и второго коммутаторов и с вторым входом четвертого коммутатора, третий и четвертый входы которого подключены к второму выходу блока анализа ситуаций, выход конца маршрутного кода группы выходов маршрутного кода второго буферного регистра подключен к первой группе разрядов третьего входа блока модификации маршрутных кодов, к первому управляющему входу коммутатора кода текущей трансляции и к третьей группе разрядов информационного входа второго блока элементов И, вторая группа разрядов информационного входа которого соединена с шиной логического нуля, выходы признаков активности группы выходов маршрутного кода второго буферного регистра с первого по (z-1)-й соединены с третьей, пятой, и т.д., (2z-1)-й группами разрядов третьего входа блока модификации маршрутных кодов соответственно, с пятой, седьмой, и т.д., (2z+1)-й группами разрядов информационного входа второго блока элементов И соответственно, а также с управляющими входами коммутатора кода текущей трансляции со второго по z-й соответственно, выход которого подключен к адресному входу демультиплексора и к адресному входу мультиплексора отказа, z-й выход признака активности группы выходов маршрутного кода второго буферного регистра соединен с входом первого элемента ИЛИ и с третьим входом блока анализа ситуаций, первый и второй выходы которого подключены к первому, четвертому, пятому и к второму, третьему, шестому управляющим входам третьего коммутатора соответственно, входы состояния модуля с первого по четвертый подключены к входам мультиплексора отказа с первого по четвертый соответственно, выход которого соединен с четвертым входом блока анализа ситуаций, третий выход которого соединен с управляющим входом первого блока элементов И, третий выход блока синхронизации подключен к первому входу синхронизации блока модификации маршрутных кодов и к первому входу синхронизации блока анализа ситуаций, четвертый и пятый выходы которого соединены с первым и вторым входами настройки блока модификации маршрутных кодов соответственно, выходы с первого по третий которого подключены к вторым информационным входам коммутаторов с первого по третий соответственно, четвертый выход блока синхронизации соединен с вторым входом синхронизации блока анализа ситуаций, шестой выход которого подключен к управляющему входу второго блока элементов И, четвертый выход блока синхронизации подключен к второму входу синхронизации блока модификации маршрутных кодов, четвертый выход которого соединен с третьим информационным входом третьего коммутатора, второй выход блока синхронизации соединен с третьим входом синхронизации блока модификации маршрутных кодов, выход фатальной ситуации которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с седьмым выходом блока анализа ситуаций, а выход подключен к выходу фатальной ситуации модуля, восьмой выход блока анализа ситуаций соединен с информационным входом первого блока элементов И, с (2z+3)-й группой разрядов информационного входа второго блока элементов И, а также с входами сдвига блоков организации очереди сообщений с первого по пятый, вход отказа модуля подключен к входу установки триггера отказа, прямой выход которого подключен к выходам состояния модуля с первого по четвертый, первый выход блока анализа очередей сообщений соединен с информационным входом третьего буферного регистра, выход которого подключен к адресному входу мультиплексора и к входу дешифратора, инверсный выход триггера запуска подключен к входу одновибратора, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого подключен к входу синхронизации третьего буферного регистра, второй выход блока синхронизации соединен с вторым входом второго элемента И, первый и второй входы четвертого элемента ИЛИ подключены к третьему и шестому выходам блока анализа ситуаций соответственно.

Сущность изобретения поясняется чертежами, где на фиг. 1 изображена функциональная схема модуля матричной коммуникационной сети; на фиг. 2 представлена функциональная схема блока организации очереди сообщений; на фиг. 3 показана функциональная схема блока анализа очередей сообщений; на фиг. 4 приведена функциональная схема блока анализа ситуаций; на фиг. 5 изображена функциональная схема блока модификации маршрутных кодов; на фиг. 6а, 6б даны соответственно обобщенный формат сообщений и обобщенный формат слов, хранимых в блоке памяти маршрутных кодов; на фиг. 7 представлены форматы адресного поля сообщения в исходном состоянии (в начале передачи сообщения) (фиг. 7а), при переходе к промежуточному участку маршрута (фиг. 76), при переходе к конечному участку маршрута (фиг. 7в, 7г); на фиг. 8 отображен пример, поясняющий принципы формирования маршрута передачи сообщения в матричной коммуникационной сети при наличии отказавших модулей.

Общие особенности изобретения заключаются в следующем.

Предлагаемый модуль совместно с другими аналогичными модулями образует матричную коммуникационную сеть. Каждый модуль m_j сети имеет 5 входных и 5 выходных (информационных) каналов. Один входной и один выходной каналы используются для подключения модуля к обслуживаемому им операционному устройству (ОУ). (В качестве ОУ может выступать произвольное устройство обработки информации, например процессорный элемент, микроконтроллер, терминал и т. п. ) Остальные каналы служат для обмена информацией с четырьмя соседними модулями сети.

Каждому из четырех выходных каналов модуля, используемых для подключения к соседним модулям, ставится в соответствие двухразрядный код (имя) вида x₁x₂ (x₁x₂= "00", "01", "10", "11"). При этом подключение информационных каналов различных модулей производится согласно следующему условию: выходной канал x₁x₂ текущего модуля подключается к тому входному каналу соседнего модуля, которому соответствует выходной канал этого соседнего модуля. Иллюстрация данного условия представлена на фиг. 8. Каналы "00" модулей соответствуют направлению передачи информации "вверх" (по схеме фиг. 8), каналы "11" - направлению "вниз", каналы "01" и "10" - направлениям "вправо" и "влево" соответственно.

Взаимодействие модулей сети осуществляется на основе обмена сообщениями через другие (транзитные) модули. Маршруты передачи сообщений для каждой пары взаимодействующих модулей определяются заранее с учетом минимизации времени доставки сообщений, обеспечения равномерной загрузки каналов и транзитных модулей и т.д. Каждый маршрут R(m_a--->m_b) представляется в виде последовательности элементарных шагов (трансляций), каждый из которых соответствует передаче сообщения между двумя соседними модулями, входящими в маршрут.

Маршруты сообщений так же, как и в прототипе, отображаются в виде маршрутных кодов, которые включаются непосредственно в адресное поле сообщений и выполняют функцию идентификаторов модулей - приемников сообщений. Маршрутный код представляет собой последовательность трехразрядных полей T₁T_2...T_i...T_r, где "" - символ конкатенации. Поле T_i, i=1,2,.,r, соответствует i-й трансляции маршрута и содержит двухразрядное поле s_i и одноразрядное поле q_i. Поле s_i (называемое полем кода i-й трансляции) задает направление выдачи сообщения на i-й трансляции (на i-м шаге передачи). Для этой цели в поле s_i фиксируется код ("00", "01", "10" или "11") выходного канала текущего модуля, канала, который соответствует требуемому направлению выдачи сообщения. Указанный код, обозначаемый через s'_i, называется далее кодом i-й трансляции. Поле q_i (именуемое полем признака активности поля кода (i+1)-й трансляции), в свою очередь, содержит признак q'_i, который определяет активность поля кода (i+1)-й трансляции s_i+1: если q_i="1", то следующий шаг передачи сообщения осуществляется в соответствии с кодом из поля s_i+1; если q_i= "0", то поле s_i+1 на следующем шаге передачи сообщения не используется. Активность первой трансляции задается специальной меткой - признаком конца маршрутного кода. На каждом шаге передачи сообщения может быть использован только один из кодов полей {s_i}, поэтому единичное значение имеется не более чем в одном из полей {q_i}. (В дальнейшем при отсутствии неоднозначности содержимое полей отождествляется с самими этими полями.) Поскольку максимальная длина (число трансляций) маршрутов может быть произвольной, а максимальная разрядность маршрутного кода в формате сообщения ограничена некоторой величиной h, каждый маршрут R(m_a--->m_b) разбивается на участки. Каждый получаемый участок имеет длину не более (включает не более z трансляций), где ] u [ - целая часть числа u. Число участков маршрута составляет где r - длина маршрута R(m_a--->m_b); - ближайшее целое число, не меньшее числа u. Аналогичному разбиению на участки подвергается и код маршрута R(m_a--->m_b). Таким образом, каждый маршрут R = R(m_a--->m_b) представляется набором участков соответствующего ему маршрутного кода R^(*)= R^(*)(m_a--->m_b). Получаемые участки маршрутного кода R^(*) распределяются между модулями, входящими в маршрут R. Распределение осуществляется таким образом, чтобы p-й участок R^(*)_p маршрутного кода R^(*) соответствовал первому модулю p-го участка маршрута R. Для хранения участков маршрутных кодов в состав каждого модуля вводится блок памяти маршрутных кодов (БПМК).

Процесс передачи сообщения по заданному маршруту R = R(m_a--->m_b) (когда необходимость динамической модификации маршрута отсутствует) в целом протекает так же, как и в прототипе, и включает два этапа.

На первом этапе осуществляется формирование адресного поля сообщения для очередного участка R_p+1 маршрута. Оно сводится к замене маршрутного кода R^(*)_p текущего (завершенного) участка R_p кодом R^(*)_p+1 очередного участка R_p+1 и определению признака участка R_p+2. Признак участка R_p+2 указывает на то, является ли участок R_p+1 последним участком реализуемого маршрута R или нет. Если этот признак нулевой, то участок R_p+1 считается последним (участок R_p+2 отсутствует). В противном случае существует участок R_p+2, и участок R_p+1, соответственно, не является последним. Маршрутный код R^(*)_p+1 вместе с признаком участка R_p+2 хранятся в БПМК текущего модуля в ячейке, адрес которой задается признаком (p+1)-го участка. В свою очередь, признак (p+2)-го участка определяет адрес ячейки БПМК первого модуля (p+2)-го участка, в которой содержится маршрутный код R^(*)_p+2 и признак (p+3)-го участка, и т.д. Адрес расположения маршрутного кода и признака первого (начального) участка маршрута задается в исходном формате сообщения.

На втором этапе происходит непосредственно передача сообщения в соответствии с маршрутным кодом R^(*)_p+1 участка R_p+1. На очередном ((i+1)-м) шаге передачи по значению поля q_i="1" выделяется код очередной трансляции из поля s_i+1, в соответствии с которым сообщение выдается одному из соседних модулей. После выдачи сообщения поле q_i становится нулевым, а единичное значение переносится в поле q_i+1, определяющее активность поля кода (i+2)-й трансляции, и т.д. Участок R_p+1 считается завершенным после того, как единичное значение поступит в поле q_z.

Если при передаче сообщения по маршруту R хотя бы один модуль некоторого участка оказывается отказавшим (передача сообщения через такой модуль невозможна), обмен информацией между модулями m_a и m_b становится невозможным. Восстановление такой возможности в прототипе может быть достигнуто только путем явного изменения и перепрограммирования маршрута R, что требует прекращения работы коммуникационной сети (а следовательно, и обслуживаемой этой сетью системы). Сказанное обусловливает резкое снижение гибкости и отказоустойчивости коммуникационной сети.

Предлагаемое изобретение позволяет осуществлять динамическое изменение маршрутов передачи сообщений при появлении отказавших модулей, не требуя прекращения работы сети и перепрограммирования маршрутов. С этой целью для каждого участка (или некоторых участков) каждого маршрута (или некоторых маршрутов) задаются несколько альтернативных реализаций (вариантов). Реализации участка выбираются таким образом, чтобы они содержали как можно меньше общих модулей. В этом случае отказ некоторого модуля текущей реализации p-го участка не будет нарушать возможность передачи сообщения в соответствии с другой реализацией p-го участка и для успешной доставки сообщения на p-м участке достаточно будет выполнить переход к новой реализации.

Каждой реализации p-го участка маршрута соответствует собственный маршрутный код. Коды реализаций p-го участка размещаются в БПМК первого модуля p-го участка, а обращение к ним осуществляется так же, как и к маршрутному коду p-го участка в прототипе - посредством признака p-го участка. Коды различных реализаций p-го участка могут закрепляться за различными модулями (разные реализации могут начинаться разными модулями).

Процесс передачи сообщения по некоторому маршруту R в сети на основе предлагаемого модуля при отсутствии на данном маршруте отказавших модулей практически не отличается от аналогичного процесса в прототипе. Передача сообщения на p-м участке, p=1,2,..., , осуществляется в соответствии с кодом его основной (базовой) реализации, используемой при отсутствии отказов (по умолчанию) и обозначаемой в дальнейшем как R^o_p. Переход к базовой реализации (p+1)-го участка (R^o_p+1) производится путем считывания ее маршрутного кода R^o(*)_p+1 из БПМК ее первого модуля. Адресом при обращении к БПМК является признак (p+1)-го участка.

Если же при передаче сообщения на p-м участке обнаруживается отказавший модуль, то выполняются следующие действия.

1. Сообщение возвращается начальному модулю p-го участка как квитанция о невозможности доставки сообщения в соответствии с кодом текущей (k-й) реализации R^k_p p-го участка.

Для того чтобы обеспечить возврат сообщения требуемому модулю, используется маршрутный код k-й реализации p-го участка (R^k(*)_p), в котором порядок следования полей {s_i} изменен на обратный, а соответствующие этим полям коды трансляций взяты с инверсией ("инвертированный" маршрутный код). Учитывая условие подключения информационных каналов различных модулей, инвертирование кода в поле s_i обеспечивает передачу сообщения в обратном направлении. Если, например, сообщение было передано от некоторого модуля m_j соседнему модулю m_l в соответствии с кодом s'_i="10" ("00", "01", "11"), то выдача сообщения модулем m_l в соответствии с кодом ="01" ("11", "10", "00") приведет к возврату сообщения в модуль m_j, (см. фиг. 8).

2. Производится обращение к БПМК первого модуля p-го участка.

В результате из БПМК считывается маршрутный код следующей, т.е. (k+1)-й реализации p-го участка (R^k+1(*)_p). Адрес расположения этого кода в БПМК Addr^k+1_p образуется в результате суммирования адреса для базовой реализации p-го участка (признака p-го участка) Addr^o_p и номера текущей (активной) реализации (k) p-го участка, предварительно увеличенного на 1: Addr^k+1_p = Addr^o_p + k + 1.

Адрес Addr^o_p фиксируется непосредственно в формате сообщения на p-м участке маршрута (будучи считанным из БПМК вместе с маршрутным кодом p-го участка и признаком (p+1)-го участка). Для хранения номеров активных реализаций различных участков в состав каждого модуля вводится блок оперативной памяти (БОП).

3. Выполняется попытка передачи сообщения в соответствии с кодом R^k+1(*)_p.

В случае если эта попытка удачна, осуществляется переход к (p+1)-му участку маршрута, при этом активной для p-го участка в дальнейшем становится (k+1)-я реализация (ее номер сохраняется в БОП первого модуля p-го участка). Если же попытка передачи сообщения снова является неудачной, то сообщение вновь возвращается первому модулю p-го участка и производится переход к (k+2)-й реализации p-го участка. Если обнаруживается отказ второго модуля очередной реализации, то возврат сообщения не требуется: в этом случае сразу осуществляется переход к следующей реализации p-го участка. Подобные переходы будут выполняться до тех пор, пока не будет удовлетворено одно из двух следующих условий: 1) найдена реализация p-го участка, не содержащая отказавших модулей; 2) исчерпаны все возможные реализации.

В случае нахождения некоторой реализации R^k+w_p, обеспечивающей доставку сообщения на p-м участке маршрута, в БОП первого модуля p-го участка будет зафиксирован номер этой реализации (k+w) и все последующие сообщения от модуля m_a модулю m_b при прохождении p-го участка будут использовать маршрутный код (k+w)-й реализации по умолчанию. Таким образом будет обеспечена динамическая модификация p-го участка маршрута. Если в дальнейшем на (k+w)-й реализации p-го участка появится отказавший модуль, то аналогично рассмотренному будет выполнен переход к некоторой (k+u)-й реализации (u>w), и т.д., до исчерпания возможных реализаций. В случае исчерпания возможных реализаций будет индицирована фатальная ситуация (передача сообщения невозможна). При возникновении фатальной ситуации аналогично прототипу необходим останов коммуникационной сети (и обслуживаемой ей системы) и перепрограммирование некоторых маршрутов взаимодействия модулей. После перепрограммирования возможно возобновление работы сети.

Для исключения фатальной ситуации в случае отказа модуля - приемника сообщения каждое ОУ может быть одновременно подключено к двум (или более) модулям. В этом случае при отказе одного из них обслуживание ОУ будет осуществляться другим модулем, операционное устройство которого, в свою очередь, может быть передано для обслуживания третьему модулю, и т.д. Доставка сообщения новому модулю - приемнику может быть организована с использованием дополнительной реализации конечного участка маршрута (конечный модуль которой соответствует новому модулю - приемнику сообщения).

Модуль матричной коммуникационной сети (фиг. 1) содержит первый 1.1, второй 1.2 и третий 1.3 блоки организации очереди сообщений, мультиплексор 2, блок 3 анализа очередей сообщений, первый буферный регистр 6.1, дешифратор 8, блок 9 синхронизации, триггер 10 запуска, первый коммутатор 14, первый элемент И 21.1, второй элемент И 21.2, первый элемент ИЛИ 22.1, второй элемент ИЛИ 22.2, третий элемент ИЛИ 22.3, четвертый элемент ИЛИ 22.4, причем информационные входы 24.1-24.3 модуля подключены к информационным входам блоков 1.1-1.3 организации очереди сообщений соответственно, первые выходы которых соединены с информационными входами мультиплексора 2 с первого по третий соответственно, первая группа разрядов выхода которого соединена с информационным входом буферного регистра 6.1, вторые выходы блоков 1.1-1.3 организации очереди сообщений подключены к входам блока 3 анализа очередей сообщений с первого по третий соответственно, выходы дешифратора 8 с первого по третий соединены с входами опроса блоков 1.1-1.3 организации очереди сообщений соответственно, второй выход блока 3 анализа очередей сообщений подключен к входу установки триггера 10 запуска и к инверсному входу элемента И 21.1, выход которого подключен к входу сброса триггера 10 запуска, прямой выход которого соединен с входом блока 9 синхронизации, первый выход которого соединен с входом синхронизации буферного регистра 6.1, второй выход блока 9 синхронизации подключен к прямому входу элемента И 21.1, выход элемента ИЛИ 22.4 соединен с первым входом элемента И 21.2, выход которого подключен к первому входу элемента ИЛИ 22.3, а также дополнительно введенные четвертый 1.4 и пятый 1.5 блоки организации очереди сообщений, блок 4 анализа ситуаций, блок 5 модификации маршрутных кодов, 4 второй буферный регистр 7, коммутатор 11 кода текущей трансляции, мультиплексор 12 отказа, демультиплексор 13, второй коммутатор 15, третий коммутатор 16, четвертый коммутатор 17, триггер 18 отказа, первый блок элементов И 19, второй блок элементов И 20, третий буферный регистр 6.2, одновибратор 23, причем информационные входы 24.4 и 24.5 модуля подключены к информационным входам блоков 1.4 и 1.5 организации очереди сообщений соответственно, первые выходы которых соединены с четвертым и пятым информационными входами мультиплексора 2 соответственно, а вторые выходы подключены к четвертому и пятому входам блока 3 анализа очередей сообщений соответственно, четвертый и пятый выходы дешифратора 8 подключены к входам опроса блоков 1.4 и 1.5 организации очереди сообщений соответственно, группы разрядов выхода мультиплексора 2 со второй по пятую (пятая группа - одноразрядная) соединены с первыми информационными входами коммутаторов 14, 15 и 16 и с первым входом коммутатора 17 соответственно, выходы коммутаторов 14-17 подключены к информационным входам буферного регистра 7 с первого по четвертый соответственно, выход буферного регистра 6.1 соединен с информационным входом блока элементов И 19, выход которого соединен с информационным выходом 25 модуля, первый выход блока 9 синхронизации подключен к входу синхронизации буферного регистра 7, выход 7.1 признака следующего участка маршрута которого подключен к первому входу (4.1) блока 4 анализа ситуаций и к первому входу (5.1) блока 5 модификации маршрутных кодов, выход 7.2 признака текущего участка маршрута буферного регистра 7 соединен с вторым входом (5.2) блока 5 модификации маршрутных кодов и с входом элемента ИЛИ 22.1, выход которого подключен к управляющему входу мультиплексора 12 отказа, выходы 7.3.2.1, 7.3.2.2, 7.3.2.3,..., 7.3.2.z-1, 7.3.2.z кодов трансляций группы выходов 7.3 маршрутного кода буферного регистра 7 (где z - максимальная длина участка маршрута) соединены с второй, четвертой, шестой, и т.д., (2z-2)-й, (2z)-й группами разрядов третьего входа (5.3) блока 5 модификации маршрутных кодов соответственно, с четвертой, шестой, восьмой, и т.д., (2z)-й, (2z+2)-й группами разрядов информационного входа блока элементов И 20 соответственно, а также с информационными входами коммутатора 11 кода текущей трансляции с первого по z-й соответственно, выход буферного регистра 6.1 в объединении с выходами 7.1 признака следующего участка маршрута и 7.2 признака текущего участка маршрута буферного регистра 7 подключены к (2z+3)-й группе разрядов информационного входа блока элементов И 20, выход которого соединен с информационным входом демультиплексора 13, выходы с первого по четвертый которого соединены с информационными выходами 26.1-26.4 модуля соответственно, выход 7.4 статуса сообщения буферного регистра 7 подключен к первой (одноразрядной) группе разрядов информационного входа блока элементов И 20 и к второму входу (4.2) блока 4 анализа ситуаций, первый выход (4.7) которого соединен с управляющими входами коммутаторов 14, 15 и с вторым входом коммутатора 17, третий и четвертый входы которого подключены к второму выходу (4.8) блока 4 анализа ситуаций, выход 7.3.0 конца маршрутного кода группы выходов 7.3 маршрутного кода буферного регистра 7 подключен к первой (одноразрядной) группе разрядов третьего входа (5.3) блока 5 модификации маршрутных кодов, к первому управляющему входу коммутатора 11 кода текущей трансляции и к третьей (одноразрядной) группе разрядов информационного входа блока элементов И 20, вторая (одноразрядная) группа разрядов информационного входа которого соединена с шиной логического нуля, выходы 7.3.1.1, 7.3.1.2,. . . , 7.3.1.z-1 признаков активности группы выходов 7.3 маршрутного кода буферного регистра 7 соединены с третьей, пятой, и т.д., (2z-1)-й (одноразрядными) группами разрядов третьего входа (5.3) блока 5 модификации маршрутных кодов соответственно, с пятой, седьмой, и т. д. , (2z+1)-й (одноразрядными) группами разрядов информационного входа блока элементов И 20 соответственно, а также с управляющими входами коммутатора 11 кода текущей трансляции со второго по z-й соответственно, выход которого подключен к адресному входу демультиплексора 13 и к адресному входу мультиплексора 12 отказа, выход 7.3.1.z признака активности группы выходов 7.3 маршрутного кода буферного регистра 7 соединен с входом элемента ИЛИ 22.1 и с третьим входом (4.3) блока 4 анализа ситуаций, первый (4.7) и второй (4.8) выходы которого подключены к первому, четвертому, пятому и к второму, третьему, шестому управляющим входам коммутатора 16 соответственно, входы 27.1-27.4 состояния модуля подключены к входам мультиплексора 12 отказа с первого по четвертый соответственно, выход которого соединен с четвертым входом (4.4) блока 4 анализа ситуаций, третий выход (4.9) которого соединен с управляющим входом блока элементов И 19, третий выход блока 9 синхронизации подключен к первому входу (5.6) синхронизации блока 5 модификации маршрутных кодов и к первому входу (4.5) синхронизации блока 4 анализа ситуаций, четвертый (4.10) и пятый (4.11) выходы которого соединены с первым (5.4) и вторым (5.5) входами настройки блока 5 модификации маршрутных кодов соответственно, выходы с первого по третий (5.9-5.11) которого подключены к вторым информационным входам коммутаторов 14-16 соответственно, четвертый выход блока 9 синхронизации соединен с вторым входом (4.6) синхронизации блока 4 анализа ситуаций, шестой выход (4.12) которого подключен к управляющему входу блока элементов И 20, четвертый выход блока 9 синхронизации подключен к второму входу (5.7) синхронизации блока 5 модификации маршрутных кодов, четвертый выход (5.12) которого соединен с третьим информационным входом коммутатора 16, второй выход блока 9 синхронизации соединен с третьим входом (5.8) синхронизации блока 5 модификации маршрутных кодов, выход (5.13) фатальной ситуации которого подключен к первому входу элемента ИЛИ 22.2, второй вход которого соединен с седьмым выходом (4.13) блока 4 анализа ситуаций, а выход подключен к выходу 30 фатальной ситуации модуля, восьмой выход (4.14) блока 4 анализа ситуаций соединен с информационным входом блока элементов И 19, с (2z+3)-й группой разрядов информационного входа блока элементов И 20, а также с входами сдвига блоков 1.1-1.5 организации очереди сообщений, вход 29 отказа модуля подключен к входу установки триггера 18 отказа, прямой выход которого подключен к выходам 28.1-28.4 состояния модуля, первый выход блока 3 анализа очередей сообщений соединен с информационным входом буферного регистра 6.2, выход которого подключен к адресному входу мультиплексора 2 и к входу дешифратора 8, инверсный выход триггера 10 запуска подключен к входу одновибратора 23, выход которого соединен с вторым входом элемента ИЛИ 22.3, выход которого подключен к входу синхронизации буферного регистра 6.2, второй выход блока 9 синхронизации соединен с вторым входом элемента И 21.2, первый и второй входы элемента ИЛИ 22.4 подключены к третьему (4.9) и шестому (4.12) выходам блока 4 анализа ситуаций соответственно.

Блок 1. i организации очереди сообщений, i=1,2,3,4,5, (фиг. 2) содержит регистры 31.1- 31. K (где K - максимальная длина очереди сообщений), демультиплексор 32, регистр 33 длины очереди, блоки элементов ИЛИ 34.1-34.K-1, элементы И 35.1-35.K, 36.1-36.K, элементы ИЛИ 37.1-37.K, элементы И 38, 39, элемент ИЛИ 40, элемент НЕ 41, элемент 42 задержки, причем старшие разряды информационного входа блока подключены к информационному входу демультиплексора 32, выходы с первого по (K-1)-й которого соединены с первыми входами блоков элементов ИЛИ 34.1-34.K-1 соответственно, выходы которых соединены с информационными входами регистров 31.1-31.K-1 соответственно, младший разряд информационного входа блока подключен к первому входу элемента ИЛИ 40 и к первым входам элементов И 36.1-36.K, выходы которых подключены к первым входам элементов ИЛИ 37.1-37. K соответственно, выходы которых соединены с входами синхронизации регистров 31.1-31.K соответственно, инверсные выходы которых соединены с входами элементов И 35.1-35.K соответственно, выходы которых подключены к вторым входам элементов И 36.1-36.K соответственно, к адресному входу демультиплексора 32, к информационному входу регистра 33 длины очереди и к входу элемента И 39, выход которого соединен с входом элемента НЕ 41, выход которого соединен с (K+1)-м (старшим) разрядом второго выхода блока, входы опроса и сдвига которого подкл