Устройство и способ канального кодирования

Устройство и способ канального кодирования

Реферат

 

Описаны способ и устройство для выполнения канального кодирования с использованием структуры кадра, имеющей эффект завершения в рекурсивном системном кодере для системы связи. Устройство канального кодирования имеет устройство для вставки, по меньшей мере, одного предопределенного бита во входной поток бит данных в предопределенном положении и канальный кодер для кодирования потока бит данных со вставленными битами. Техническим результатом является создание устройства и способа для выполнения канального кодирования с использованием структуры кадра, имеющей эффект завершения в рекурсивном системном кодере для системы связи. 10 с. и 29 з.п. ф-лы, 31 ил., 4 табл.

Изобретение относится, в общем, к устройству и способу для кодирования данных в блоке кадра, а более конкретно - к устройству и способу канального кодирования.

Уровень техники В системах связи для обеспечения обработки речевых и видеосигналов, сигналов символов и изображений данные обычно передаются в последовательных кадрах. Кроме того, в системе связи при таких данных кадра канальный кодер, предназначенный для исправления ошибок, должен также кодировать данные в блоке кадра. В этом случае канальный кодер производит вставку оконечного бита в конце кадра данных для сброса сверточного кодера в известное состояние и для предоставления возможности декодеру эффективно декодировать кадры с использованием этой информации. В системе IS-95 обычно используется нерекурсивный системный сверточный кодер, в котором последовательность нулевых (0) бит передается в конце каждого кадра с помощью количественного эквивалента числу ответвлений последовательности данных, последовательно задержанных во времени, для осуществления завершения кадра, так как входные биты подаются обратно с задержками.

На фиг. 1 изображена блок-схема турбокодера, который является типичным рекурсивным системным кодером. Турбокодер кодирует N-битовый входной кадр в символы контроля четности с использованием двух простых составных кодеров и они могут иметь параллельную или последовательную структуру. Кроме того, турбокодер использует рекурсивные системные сверточные коды в качестве составных кодов.

На фиг.1 изображен известный параллельный турбокодер, который раскрыт в патенте США 5446747 Берроу (Berrou), представленный здесь в качестве ссылки. Турбокодер (фиг. 1) включает в себя перемежитель 120, расположенный между первым составным кодером 110 и вторым составным кодером 130. Перемежитель 120 имеет такой же размер, как и длина N кадра, бит входных данных и изменяет размещение бит данных, которые будут вводить во второй входной кодер 130 для уменьшения связи между битами четности.

Первый составной кодер 110 кодирует биты входных данных, и перемежитель 120 выполняет перемежение бит входных данных в соответствии со специфическим правилом для изменения размещения бит данных. Второй составной кодер 130 кодирует выходной сигнал перемежителя 120. Составной кодер 110 и 130 имеют одинаковую структуру.

Фиг. 2 изображает схему, иллюстрирующую схему завершения в рекурсивном системном сверточном кодере (фиг.1). Для более подробной информации смотри работу Д. Дивсалара и Ф. Поллара "К вопросу о построении турбокодов", ТДА Прогресс Репорт 122-123, 15, 1995 (D. Divsalar and P. Pollara, "On the Design of Turbo codes", TDA Progress Report 42-123, Nov. 15, 1995), приведенную здесь в качестве ссылки. В этом случае данные одного кадра, которые вводятся в первый и второй составные кодеры 110 и 130, предполагаются 20-битовыми данными. На фиг.2 D1-D4 обозначают задержки логических элементов исключающее ИЛИ XOR1- XOR6.

Во время кодирования (фиг.2) коммутатор SW1 включен, коммутатор SW2 выключен. Затем данные 20-битового входного кадра подаются последовательно в задержки D1-D4 и выполняется операция исключающее ИЛИ с помощью логических элементов исключающее ИЛИ XOR1-XOR6, таким образом обеспечивая вывод закодированных бит в XOR6. Когда все 20-бит данных кодируются таким способом, коммутатор SW1 выключен и коммутатор SW2 включен в течение завершения кадра. Затем логические элементы исключающие ИЛИ XOR1-XOR4 выполняют логическую операцию исключающее ИЛИ бит выходных данных задержки и соответствующих бит данных обратной связи, соответственно, таким образом обеспечивая нулевые биты. Полученные в результате нулевые биты вводятся снова в задержки D1-D4 последовательно и сохраняются в них. Эти нулевые биты, которые вводятся в задержки D1-D4, становятся оконечными битами, и оконечные биты также кодируются с помощью составного кодера, который затем выводит оконечные биты четности, которые подаются в мультиплексор.

Мультиплексор мультиплексирует закодированные биты данных и оконечные биты контроля четности, которые выводятся из составного кодера. Число выработанных оконечных бит зависит от числа задержек, включенных в составные кодеры 110 и 130. Схема завершения (фиг.2) вырабатывает четыре оконечных бита в кадре и четыре закодированных бита (оконечные биты четности) для соответствующих оконечных бит, при этом нежелательно увеличивая число оконечных закодированных бит, которое ведет к уменьшению скорости передачи бит. То есть, когда скорость кодирования определяется как (число входных бит данных)/(число выходных бит данных), турбокод со структурой (фиг.1) имеет скорость кодирования (число входных бит данных)/{(число закодированных бит данных первого составного кодера + первые оконечные биты + первые оконечные биты четности) + (число закодированных бит данных второго составного кодера + вторые оконечные биты четности)}. Соответственно, так как данные кадра (фиг.1) состоят из 20 бит и числа задержек, равного 4, скорость передачи бит становится равной 20/{(20)+(20+4+4)+(20+4+4)}. Такой рекурсивный системный сверточный кодер имеет характеристики, которые зависят от способа получения оконечных бит, потому что трудно получить совершенные оконечные биты в турбокодах.

Сущность изобретения Поэтому задача настоящего изобретения - предложить устройство и способ для выполнения канального кодирования с использованием структуры кадра, имеющей эффект завершения в рекурсивном системном кодере для системы связи.

Другая задача настоящего изобретения заключается в выполнении рекурсивного системного канального кодирующего устройства и способа для вставки бит, имеющих специфическое значение, в данные кадра в предварительно определенных положениях перед канальным кодированием для достижения эффекта завершения.

Другая задача настоящего изобретения заключается в выполнении рекурсивного системного канального кодирующего устройства и способа вставки бит, имеющих специфическое значение, в предварительно определенные положения потока бит данных входного кадра перед канальным кодированием, причем биты входных данных канального кодирования включают в себя вставленный бит, прокалывающий вставленные биты и закодированные биты данных, превышающие длину кадра в положениях вставки бит потока бит данных входного кадра.

Другая задача настоящего изобретения заключается в выполнении канального кодирующего устройства и способа вставки бит, имеющих специфическое значение, в предварительно определенные положения данных кадров для кодирования входных бит данных, включающих в себя вставленный бит, для выработки закодированного символа и оконечного бита контроля четности с использованием рекурсивного системного составного кодера и для прокалывания вставленных бит для того, чтобы производить вставку оконечного бита контроля четности в положение проколотых вставленных бит.

Для достижения вышеуказанных задач предложено канальное кодирующее устройство. В канальном кодирующем устройстве устройство для вставки бит вставляет биты, имеющие специфическое значение, в положениях, имеющих более высокую вероятность появления ошибок. Составной кодер кодирует выходной сигнал устройства для вставки бит. Селектор селектирует выходной сигнал устройства для вставки бит и входной сигнал составного кодера и выводит выбранное значение в качестве канальных закодированных данных.

Краткое описание чертежей Сущность изобретения иллюстрируется ссылкой на сопроводительные чертежи, на которых: Фиг. 1 изображает схему, иллюстрирующую сверточный канальный кодер для системы связи; Фиг. 2 изображает схему, иллюстрирующую составной кодер (110 или 130) (фиг.1); Фиг.3 изображает схему, иллюстрирующую канальный кодер, согласно первому варианту осуществления настоящего изобретения; Фиг. 4 изображает подробную схему, иллюстрирующую устройство для вставки (310) бит (фиг.3); Фиг. 5 изображает подробную схему, иллюстрирующую составной кодер (320 или 340) (фиг.3); Фиг. 6 изображает схему, объясняющую процедуру обработки бит во времени согласно первому варианту осуществления; Фиг. 7 изображает схему, иллюстрирующую канальный кодер согласно второму варианту осуществления настоящего изобретения; Фиг. 8 изображает подробную схему, иллюстрирующую мультиплексор (750) (фиг.7); Фиг. 9 изображает схему, объясняющую процедуру обработки бит во времени согласно второму варианту осуществления; Фиг. 10 изображает схему, иллюстрирующую канальный кодер согласно третьему варианту осуществления настоящего изобретения; Фиг. 11 изображает подробную схему, иллюстрирующую составной кодер (1020 или 1040) (фиг.10); Фиг. 12 изображает подробную схему, иллюстрирующую мультиплексор (1050) (фиг.10); Фиг. 13 изображает схему, объясняющую процедуру обработки бит во времени согласно третьему варианту осуществления; Фиг. 14 изображает схему, иллюстрирующую канальный кодер согласно четвертому варианту осуществления настоящего изобретения; Фиг. 15А изображает подробную схему, иллюстрирующую устройство для вставки (1410) бит (фиг.14); Фиг.15В изображает подробную схему, иллюстрирующую составной кодер (1420 или 1440) (фиг.14); Фиг. 16 изображает подробную схему, иллюстрирующую мультиплексор (1450) (фиг.14); Фиг. 17 изображает схему, объясняющую процедуру обработки бит во времени согласно четвертому варианту осуществления; Фиг. 18 изображает схему, иллюстрирующую канальный кодер согласно пятому варианту осуществления настоящего изобретения; Фиг.19 изображает подробную схему, иллюстрирующую устройство для вставки (1810) бит (фиг.18); Фиг. 20 изображает подробную схему, иллюстрирующую составной кодер (1820 или 1840) (фиг.18); Фиг. 21 изображает подробную схему, иллюстрирующую мультиплексор (1850) (фиг.18); Фиг.22 изображает схему, иллюстрирующую канальный кодер согласно шестому варианту осуществления настоящего изобретения; Фиг. 23 изображает подробную схему, иллюстрирующую мультиплексор (2250) (фиг.22); Фиг. 24 изображает схему, иллюстрирующую канальный кодер согласно седьмому варианту осуществления настоящего изобретения; Фиг. 25 изображает подробную схему, иллюстрирующую мультиплексор (2450) (фиг.24); Фиг. 26 изображает схему, иллюстрирующую канальный кодер согласно восьмому варианту осуществления настоящего изобретения; Фиг. 27 изображает подробную схему, иллюстрирующую мультиплексор (2650) (фиг.26); Фиг. 28 изображает схему, иллюстрирующую канальный кодер согласно девятому варианту осуществления настоящего изобретения; Фиг.29 изображает подробную схему, иллюстрирующую устройство для вставки (2810) бит (фиг.28); и Фиг. 30 изображает подробную схему, иллюстрирующую мультиплексор (2850) (фиг.28).

Подробное описание предпочтительного варианта осуществления Ниже описывается предпочтительный вариант осуществления настоящего изобретения со ссылкой на сопроводительные чертежи. В следующем ниже описании хорошо известные функции или конструкции не описываются подробно, поскольку они усложняют изобретение излишними подробностями.

Используемый в этом изобретении термин "бит данных" относится к данным, которые не кодируются, а термин "бит контроля четности" относится к данным, которые кодируются с помощью составного кодера.

В системе связи передатчик обычно кодирует передаваемые данные с использованием канального кодера и посылает закодированные данные, затем приемник демодулирует данные, которые поступают из передатчика для преобразования полученных данных в первоначальные данных. В этом случае канальный кодер кодирует передаваемые данные в блоке кадра и вырабатывает оконечные биты, которые добавляются в каждый кадр передаваемых данных для указания завершения кадра. Настоящее изобретение предлагает структуру кадра, которая имеет эффект завершения в канальном кодере.

Структуру кадра, имеющую эффект завершения, можно реализовать несколькими способами: Во-первых, известные биты вставляются в один канальный кадр в положение, имеющее более высокую вероятность появления ошибок вплоть до числа оконечных бит. В этом случае рекурсивные системные составные кодеры не могут иметь структуру для выработки оконечных бит. Вероятность ошибки определяется с помощью экспериментов, и положения ставки должны быть известны как для канального кодера, так и для канального декодера. Положение бита вставки должно быть известно с помощью передачи соответствующего сообщения во время процедуры установления вызова или во время процедуры назначения канала. Известные биты, которые необходимо вставлять, могут быть незначащими битами, которые редко влияют на характеристики связи даже тогда, когда они не передаются. К тому же они могут кодировать биты или биты данных, предварительно определенных с помощью приемника. В этом случае предполагается, что они представляют собой нулевые биты.

Во-вторых, известные биты вставляются в канальный кадр в положение, имеющее более высокую вероятность появления ошибок вплоть до числа оконечных бит, в котором число известных вводимых бит превышает определенную длину кадра. Биты данных со вставленными битами кодируют с использованием составных кодеров. Затем при выводе канальных закодированных данных биты, превышающие длину кадра канальных закодированных данных прокалываются в положениях со вставленными битами входных данных. В этом случае рекурсивный системный кодер не вырабатывает оконечные биты и канальный кодер должен предварительно знать о положениях вставленных бит.

В-третьих, известные биты вставляются в канальный кадр в положения, имеющие более высокую вероятность вплоть до числа оконечных бит, при выработке канального закодированного сигнала с использованием структуры кадра, имеющей эффект завершения, составной кодер вырабатывает оконечные биты для завершения и закодированные данные для оконечных бит и после этого прокалывают биты данных в специфических вставленных положениях для вставки оконечных бит и закодированных данных для оконечных бит в проколотых положениях для вставки бит.

В-четвертых, оконечные биты не вырабатываются, и известные биты вставляются в канальный кадр в положения, имеющие более высокую вероятность ошибок. В положениях вставки бит множество закодированных бит данных повторяют и передают вместо вставленных бит.

В-пятых, для завершения биты, имеющие специфическую логику, вставляются в биты данных в положения бит, имеющие более высокую вероятность ошибок. Составной кодер кодирует биты данных со вставленными битами и вырабатывает оконечные биты, которые добавляются в закодированные биты данных. То есть, составной кодер выполняет функцию завершения с помощью вставки бит и добавления оконечных бит.

В-шестых, выполняется та же самая операция, как и в пятом способе. Кроме того, вставленные биты прокалываются в положениях вставки бит, и первый составной кодер повторно передает четыре оконечных бита контроля четности в проколотых положениях.

В-седьмых, выполняется та же самая операция, как и в шестом способе. Кроме того, вставленные биты прокалываются в положениях вставки бит, и второй составной кодер повторно передает последние четыре бита контроля четности в проколотых положениях.

В-восьмых, для завершения биты, имеющие специфическую логику, вставляются в биты данных в положениях бит, имеющих более высокую вероятность ошибок. Составной кодер кодирует биты данных со вставленными битами и первоначально вырабатывает оконечные биты, которые добавляются к закодированным битам данных.

В-девятых, для завершения 6 бит, имеющих специфическую логику, вставляют биты данных в положения бит, имеющие более высокую вероятность ошибок. Устройство для вставки бит прокалывает вставленные биты в положения для вставки бит. Первый составной кодер выполняет удаление оконечных бит в проколотых положениях и выполняет перемежение бит данных, которые включены в оконечные биты. При кодировании выходного сигнала первого составного кодера второй составной кодер вводит 6 бит, превышающих длину кадра в положениях вставки проколотых бит.

Ниже приводится ссылка на девять различных вариантов осуществления, использующих вышеуказанные способы вставки бит.

Первый вариант осуществления Кодер согласно первому варианту осуществления настоящего изобретения не вырабатывает оконечные биты и вместо этого производит вставку известных бит в предварительно определенные положения для выполнения функции завершения. В этом варианте осуществления один кадр имеет 16 бит данных и 8 известных кодов бит, каждый из которых является нулевым битом, вставляются в кадр в положения бит, имеющие более высокую вероятность ошибок. В этом случае положения для вставки бит определяются с помощью экспериментального обнаружения положения, где происходит большинство ошибок при декодировании закодированных данных. Кроме того, в турбокодере используется 1/3 скорость кодирования.

В этом варианте осуществления положения, имеющие более высокую вероятность ошибок во время декодирования, определяются экспериментально в случае, когда 24-битовые данные кадра (16 бит данных кадра плюс 8 известных бит) кодируют с использованием турбокодера, имеющего 1/3 скорость кодирования. Положения 8 бит, имеющие относительно высокую вероятность ошибок, определяют и в определенных положениях вставляют известные биты в биты данных кадра. В этом случае кодеру известно о положении со вставленными битами в случае, когда закодирование закодированных данных кадра, в которых вставлены специфические коды.

Когда известные биты представляют собой нулевые биты (на практике "0" биты передаются в виде "-1"), нулевые биты во вставленных положениях заменяются на большое отрицательное значение (например, -5) перед декодированием для того, чтобы увеличить надежность. В этом способе декодер декодирует биты, при этом зная 8 бит, которые представляют собой 1/3 24 бит, таким образом обеспечивая улучшение технических характеристик. В этом случае увеличивается производительность, так как кадр становится короче.

Фиг. 3 изображает схему, иллюстрирующую турбокодер, имеющий устройство для вставки бит для вставки известных бит согласно первому варианту осуществления настоящего изобретения. Устройство для вставки 310 бит включает в себя генератор бит для выработки известных бит с помощью обработки входных бит данных и вырабатывает биты данных в блоке кадра с помощью вставки известных бит, которые вырабатываются с помощью генератора бит в предварительно определенных положениях для вставки бит. Первый составной кодер 320 кодирует биты данных, которые выводятся из устройства для вставки 310 бит. Перемежитель 330 выполняет перемежение бит данных в блоке кадра, который выводится из устройства вставки 310 бит в соответствии с предварительно определенным правилом для того, чтобы изменить размещение (или последовательность бит данных). В образцовом варианте осуществления диагональный перемежитель используется для перемежителя 330. Второй составной кодер 340 кодирует чередующиеся биты данных в блоке кадра, которые выводятся из перемежителя 330. Рекурсивные системные сверточные кодеры можно использовать для первого и второго составных кодеров 320 и 340. Мультиплексор 350 мультиплексирует выходной сигнал устройства вставки 310 бит, первого составного кодера 320 и второго составного кодера 340 под управлением неизображенного контроллера. В этом случае устройство для вставки 310 бит выводит поток I_k бит данных, первый составной кодер 320, первые биты P1_k контроля четности и второй составной кодер 340, вторые биты Р2_k контроля четности.

Фиг. 4 изображает схему, иллюстрирующую устройство для вставки 310 бит в турбокодер (фиг.3). На фиг.4 генератор 430 бит вырабатывает известные биты, которые необходимо ввести в биты данных. В этом случае известные биты предполагаются равными нулевым битам. Задержки 412-426, которые могут состоять из элементов памяти, таких как триггеры, могут иметь структуру регистра с последовательным сдвигом для сдвига входных бит данных в соответствии с тактовым сигналом бит. Коммутатор 432 коммутируется для того, чтобы выбрать выходные сигналы задержек 412-426 под управлением неизображенного контроллера. К тому же коммутатор 432 коммутируется на выходе следующей задержки в положениях, где известный бит, который выводится из генератора 430 бит, вставляется в биты данных под управлением неизображенного контроллера. То есть коммутатор 432 выбирает бит данных, который задерживается на один бит, когда выбранный известный бит вставляется в биты данных. Коммутатор 432 можно реализовать с помощью мультиплексора. Коммутатор 434 коммутируется на выходах генератора 430 бит и коммутатор 432 для выработки бит I_k данных под управлением неизображенного контроллера. Коммутатор 434 производит вставку известных бит во входных битах данных в предварительно определенных положениях под управлением контроллера.

Ниже приводится описание операции вставки известных бит в биты данных со ссылкой на фиг. 4. Входные биты данных задерживаются с помощью задержек 412-426 в соответствии с тактовым сигналом бит. В исходном состоянии коммутатор 432 выбирает входные биты данных, и коммутатор 434 подсоединяется к коммутатору 432. Затем входные биты данных выводятся через коммутаторы 432 и 434. Между тем, если положение для вставки бит определено, коммутатор 432 подсоединяется к выходу задержки 412, и коммутатор 434 подсоединяется к выходу генератора 430 бит под управлением контроллера. В результате путь бит данных отсекается и нулевой бит, который выводится из генератора 430 бит, вставляется в соответствующие положения бит. В случае, когда биты данных необходимо непрерывно выводить после вставки нулевого бита, коммутатор 434 снова подсоединяется к коммутатору 432 с помощью контроллера. То есть, так как бит данных с задержкой на один бит выбирается после вставки нулевого бита, нулевой бит можно вставить в предварительно определенное положение без потери бита данных.

Нулевые биты вставляют в биты данных для одного кадра с помощью повторения этого процесса. После приема бит данных для следующего кадра после вставки нулевых бит коммутатор 432 подсоединяется ко входному узлу бит данных и затем вышеуказанный процесс повторяется снова. В случае, когда биты данных кодируются для связи, вероятность ошибки является относительно высокой в задней части потока бит данных, который вводится в соответствующие составные кодеры. Соответственно, положение, где нулевые биты, которые выводятся из генератора 430 бит, вставляются, можно в наибольшей степени расположить в задней части потока бит данных так, как показано в таблице 1 с помощью примера.

Причиной вставки известных бит в поток бит данных является улучшение характеристик декодирования в приемнике. Поэтому предпочтительно производить вставку известных бит в положение бит в кадре канала, имеющем более высокую вероятность проявления ошибок, вплоть до числа и оконечных бит. В большинстве случаев положения бит, имеющие более высокую вероятность в проявлении ошибок, распределяются в задней части потока бит данных, которые вводятся в составные декодеры (таблица 1). Соответственно, известные биты вставляются в заднюю часть потоков бит данных, которые вводятся в первый и второй составные кодеры 320 и 340. В этом случае для второго составного кодера 340 известные биты необходимо ввести в заднюю часть чередующихся бит данных, которые выводятся из перемежителя 330. Соответственно, в устройство для вставки 310 бит должно поступать это с учетом вставки известных бит в бит данных, которые подаются на второй составной кодер 340.

Биты данных (таблица 1), которые выводятся из устройства вставки 310 бит, подаются на первый составной кодер 320 и перемежитель 330. Чередующиеся биты данных в блоке кадра, которые выводятся из перемежителя 310, кодируются с помощью второго составного кодера 340. На фиг.5 изображена структура первого и второго составных кодеров 320 и 340 (фиг.3). Как изображено на чертеже, первый и второй составные кодеры 320 и 340 являются рекурсивными системными сверточными кодерами. Кроме того, составные кодеры 320 и 340 имеют структуру, которая не позволяет вырабатывать оконечные биты, как показано на фиг.5.

Первый составной кодер 320 кодирует биты данных (таблица 1), которые выводятся из устройства вставки 310 бит. Закодированные биты данных, которые выводятся из первого составного кодера 320, показаны в таблице 2.

Между тем перемежитель 330 выполняет перемежение бит данных, которые выводятся из устройства вставки 310 бит, и второй составной кодер 340 кодирует чередующиеся биты данных, которые выводятся из перемежителя 330. Закодированные биты данных, которые выводятся из второго составного кодера 340, показаны в таблице 3.

Хотя последовательность бит данных была реально переразмещена с помощью перемежения, для удобства объяснения последовательность оставлена неизменной в таблице 3.

Мультиплексор 350 затем мультиплексирует выходные сигналы устройства вставки 310 бит, первого составного кодера 320 и второго составного кодера 340 под управлением неизображенного контроллера. В таблице 4 показаны канальные закодированные биты данных, которые выводятся из мультиплексора 350.

Характеристики канального кодера могут изменяться вплоть до положений вставки известных бит. Например, можно улучшить характеристики канального кодера с помощью вставки известных бит во входной поток бит данных на регулярных интервалах, как показано в таблице 5.

Соответственно, как показано в таблице 5, известные биты предпочтительно непрерывно вставлять во входной поток бит данных на регулярных интервалах вплоть до числа устройств памяти в составных кодерах (например, для длины кодового ограничения 3 непрерывно вводят два известных бита).

Фиг.6 изображает временную диаграмму турбокодера (фиг.3) согласно первому варианту осуществления настоящего изобретения. На фиг.6 показано, что в интервале времени Т1 устройство для вставки 310 бит выполняет вставку нулевых бит в кадр в предварительно определенное положение бит для выработки бит I_k данных (таблица 1, смотри 611). В интервал 12 биты I_k данных с нулевыми вставленными битами одновременно подаются в мультиплексор 350, первый составной кодер 320 и перемежитель 330. Затем первый составной кодер 320 кодирует биты I_k данных с нулевыми вставленными битами для выработки первых закодированных бит С_k данных, которые являются первыми битами (смотри 612) контроля четности, и перемежитель 330 выполняет перемежение бит I_k данных с нулевыми вставленными битами в соответствии с предопределенным правилом (смотри 613). Поэтому в интервале Т3 мультиплексор 350 задерживает биты I_k данных, которые выводятся из устройства вставки 310 бит с помощью одного периода кадра, составной кодер 320 вводит первые закодированные биты C_k данных в мультиплексор 350, и второй составной кодер 340 кодирует чередующиеся биты I_k данных, которые выводятся из перемежителя 330 для выработки вторых закодированных данных D_k данных, которые являются вторыми битами контроля четности. После того как второй составной кодер выработал вторые биты _k контроля четности, мультиплексор 350 мультиплексирует биты _k данных, первые биты С_k контроля четности и вторые биты D_k контроля четности в интервале Т4.

Хотя на фиг.6 показан пример параллельной обработки бит I_k данных, первых бит С_k контроля четности и вторых бит D_k контроля четности, можно также последовательно выводить выходные сигналы устройства вставки 310 бит, первого составного кодера 320 и второго составного кодера 340 в порядке выработки бит.

Из предыдущего описания можно оценить, что в рекурсивном системном турбокодере согласно первому варианту осуществления соответствующие составные кодеры не вырабатывают оконечные биты для завершения и вместо этого производят вставку известных бит (то есть нулевых бит) в положение бит, имеющих более высокую вероятность ошибок.

Второй вариант осуществления Канальный кодер согласно второму варианту осуществления настоящего изобретения производит вставку известных бит в положения бит, имеющих более высокую вероятность появления ошибок, в котором число вставленных бит устанавливается с превышением размера кадра (или длины). В этом образцовом варианте осуществления предполагается, что каждый кадр включает в себя 16 входных бит данных и 12 вставленных бит. Так как выходные биты I_k данных, биты C_k и D_k контроля четности должны иметь 28 бит, вставленные биты удаляются и избыточные биты C_k и D_k контроля четности вставляются в положение удаленных бит.

Число вставленных бит определяется с помощью числа входных бит данных кодера, числа выходных символов кода и скорости передачи кода. То есть, когда число входных бит данных кодера составляет N, число выходных символов кода кодера составляет М и скорость передачи кода составляет 1/К, число вставленных бит составляет (М-KN)/(K-1). Из этого следует, когда число входных бит данных кодера составляет 16, число выходных символов кода составляет 72 и скорость передачи кода составляет 1/3, число вставленных бит равно 12.

Действительно, так как число вставленных бит увеличивается, кодер имеет более высокие характеристики. Кодер согласно этому варианту осуществления позволяет максимально улучшить свои характеристики с помощью вставки известных бит насколько это возможно, с заданным числом входных бит данных и числом выходных символов кода. В этом варианте осуществления, когда используется 12 вставленных бит и биты данных передаются после кодирования, можно улучшить характеристики кодера с помощью передачи только закодированных символов без передачи вставленных бит для максимальной вставки бит.

Фиг. 7 изображает схему, иллюстрирующую канальный кодер согласно второму варианту осуществления настоящего изобретения. Устройство для вставки 710 бит включает в себя генератор бит для выработки известных бит с помощью обработки входных бит данных и вырабатывает биты данных, которые превышают размер кадра, с помощью вставки известных бит, которые вырабатываются с помощью генератора бит, в предварительно определенные положения бит. Первый составной кодер 720 кодирует биты данных, которые выводятся из устройства вставки 710 бит, для выработки первых бит C_k контроля четности. Перемежитель 730 выполняет перемежение бит данных в блоке кадра, который выводится из устройства вставки 710 бит, в соответствии с предопределенным правилом для того, чтобы изменять размещение (или последовательность) бит данных. В образцовом варианте осуществления диагональный перемежитель используется для перемежителя 730. Второй составной кодер 740 кодирует чередующиеся биты данных в блоке кадра, которые выводятся из перемежителя 730, для выработки вторых бит D_k контроля четности. Рекурсивный системный сверточный кодер можно использовать для первого и второго составных кодеров 720 и 740. Мультиплексор 750 мультиплексирует выходные сигналы устройства вставки 710 бит, первого составного кодера 720 и второго составного кодера 740 для выработки кадра данных с предварительно определенной длиной под управлением неизображенного контроллера. В этом случае устройство для вставки 710 бит выводит биты I_k данных, первый составной кодер 720 первые биты P1_k контроля четности и второй составной кодер 740 вторые биты Р2_k контроля четности.

В рабочем состоянии после получения 16 входных бит данных устройство для вставки 710 бит работает так же, как и устройство для вставки 310 бит первого варианта осуществления. Устройство для вставки 710 бит имеет структуру, подобную той, которая изображена на фиг. 4, за исключением того, что он состоит из 12 задержек. Поэтому устройство для вставки 710 бит производит вставку 12 нулевых бит в кадр в положения 12 бит, имеющие более высокую вероятность ошибок, путем управления внутренних коммутаторов под управлением контроллера. Соответственно, в этом варианте осуществления устройство для вставки 710 бит выводит 28 бит I_k данных, которые одновременно подаются в мультиплексор 750, первый составной кодер 720 и перемежитель 730. Кроме того, чередующиеся биты I_k данных, которые выводятся из перемежителя 730, подаются во второй составной кодер 740. В этом случае первый и второй составные кодеры 720 и 740 имеют структуру (фиг.5), которая не вырабатывает оконечные биты для завершения.

Первый составной кодер 720 затем кодирует 28 бит I_k данных с 12 нулевыми битами, которые вставляются в них и выводятся из устройства для вставки 710 бит, и выводит 28 первых бит C_k контроля четности в мультиплексор 750. Перемежитель 730 выполняет перемежение 28 бит I_k данных, которые выводятся из устройства вставки 710 бит, и второй составной кодер 740 кодирует чередующиеся биты данных тем же самым способом, как и у первого составного кодера 720 для выработки 28 вторых бит D_k контроля четности, которые подаются в мультиплексор 750.

Мультиплексор 750 выполняет прокалывание вставленных бит из бит I_k данных для вставки шести первых бит C_k контроля четности и шести вторых бит D_k контроля четности в проколотые положения и затем выводит оставшиеся 22 первых бита C_k контроля четности и оставшиеся 22 вторых бита D_k контроля четности.

На фиг.8 показано, что мультиплексор 750 первым получает 28 бит I_k данных, которые выводятся из устройства вставки 710 бит. Затем коммутатор 812, расположенный в мультиплексоре 750, подсоединяется к задержке 822 перед тем, как первые 22 бита данных из 28 бит I_k данных поступают из устройства вставки 710 бит, и задержка 822 задерживает принятые биты I_k данных. Поэтому коммутатор 812 подсоединяется к задержке 824 перед тем, как оставшиеся четыре бита данных из 28 бит _k данных поступают из устройства вставки 710 бит, и задержка 824 задерживает принятые оставшиеся шесть бит данных.

Мультиплексор 750 получает тем же самым способом 28 первых бит С_k контроля четности, которые выводятся из первого составного кодера 720. Затем коммутатор 814 в мультиплексоре 750 подсоединяется к задержке 826 перед тем, как первые 22 бита данных из 28 первых бит С_k контроля четности поступают из первого составного кодера 720, и задержка 826 задерживает принятые первые биты С_k контроля четности. Поэтому коммутатор 814 подсоединяется к задержке 828 перед тем, как оставшиеся 6 первых бит контроля четности из 28 первых бит C_k контроля четности поступают из составного кодера 720, и задержка 828 задерживает принятые оставшиеся 6 первых бит контроля четности.

Поэтому мультиплексор 750 получает 28 вторых бит D_k контроля четности, которые выводятся из второго составного кодера 740. Затем коммутатор 816 в мультиплексоре 750 подсоединяется к задержке 830 перед тем, как первые 22 бита данных из 28 вторых бит D_k контроля четности поступают из второго составного кодера 740, и задержка 830 задерживает принятые вторые биты D_k контроля четности. Поэтому коммутатор 816 подсоединяется к задержке 832 перед тем, как оставшиеся 6 вторых бит контроля четности из 28 первых бит D_k контроля четности поступают из второго составного кодера 740, и задержка 832 задерживает принятые оставшиеся 6 вторых бит контроля четности.

Как описано выше, мультиплексор 750 последовательно получает 28 бит I_k данных, 28 первых бит C_k контроля четности и 28 вторых бит D_k контроля четности и отдельно сохраняет первые 22 бита и оставшиеся 6 бит из соответствующих бит в соответствующих задержках. Коммутаторы 812-816 управляются с помощью неизображенного контроллера. Кроме того, каждая задержка 822-832 состоит из каскадных элементов памяти и сохраняет входные биты до тех пор, пока не завершится соответствующий процесс задержки.

Посл