Система для программного управления технологическим оборудованием

Система для программного управления технологическим оборудованием

Реферат

 

Изобретение относится к микропроцессорной технике и может быть использовано в микропроцессорных АСУ ТП. Техническим результатом является повышение достоверности функционирования системы для программного управления технологическим оборудованием. Для этого система содержит микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифраторы памяти, шинные формирователи, элементы ИЛИ, триггеры, регистры, мультиплексор, дешифратор-демультиплексор, элементы задержки, схему сравнения. 2 ил., 2 табл.

Изобретение относится к микропроцессорной технике и может быть использовано в микропроцессорных АСУ ТП.

Известная микропроцессорная система, состоящая из микропроцессора, тактового генератора, системного контроллера, дешифратора адреса памяти, оперативной памяти, постоянной памяти, шинного формирователя памяти, дешифратора адресов устройств ввода-вывода, шинных формирователей ввода-вывода, трех элементов ИЛИ, первого, второго и третьего шинных формирователей, триггера, регистра, схемы сравнения и четырех элементов И (А.С. 1418653, кл. G 05 B, 1988 г.).

Недостатком такой системы является высокая сложность программного обеспечения и низкая его контролепригодность.

Известна также микропроцессорная система для программного управления электроавтоматикой, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, регистр, шинные формирователи ввода-вывода, шинный формирователь ввода, шинный формирователь младшего адреса, шинный формирователь старшего адреса, шинный формирователь записи, шинный формирователь управления, триггер, четыре элемента ИЛИ, три элемента И, одновибратор, два элемента задержки, дешифратор, мультиплексор и два элемента ИЛИ (А.С. 1532899, кл. G 05 B 19/18,1989 г.).

Недостатком такой системы является низкая контролепригодность программного обеспечения.

Наиболее близкой по технической сущности к предлагаемым является система для программного управления технологическим оборудованием, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, шинные формирователи ввода-вывода в количестве, равном количеству групп входных и выходных переменных, три элемента ИЛИ, шинный формирователь входного вектора, регистр кода состояния, первый триггер и шинный формирователь адреса программы, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами "Готовность" и "Сброс" микропроцессорной системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к входам "Готовность" и "Сброс" микропроцессора соответственно, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы/входы данных микропроцессора подключены к входам/выходам данных системного контроллера, выходы управления микропроцессора подключены к входам управления системного контроллера, второй и третий выходы микропроцессора являются выходами разрешения прерывания и ожидания микропроцессорной системы соответственно, выходы буфера адреса являются шиной адреса микропроцессорной системы соответственно, выходы/входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй выходы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись в память" соответственно, первый выход дешифратора адреса памяти подключен к первому входу разрешения постоянной памяти, второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти, входы/выходы шинного формирователя памяти подключены к шине данных микропроцессорной системы, входы шинного формирователя памяти подключены к выходам оперативной памяти, выходы шинного формирователя памяти подключены к входам данных оперативной памяти, адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы дешифратора адреса устройств ввода/вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода/вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, разряды группы выходов дешифратора адреса устройств ввода/вывода подключены к первым входам разрешения соответствующих шинных формирователей ввода/вывода, второй вход разрешения шинных формирователей ввода/вывода подключен к разряду шины управления "Ввод из устройства ввода", входы/выходы шинных формирователей ввода/вывода подключены к шине данных микропроцессорной системы, группы входов шинных формирователей ввода/вывода являются первой группой информационных входов микропроцессорной системы, а их группы выходов являются первой группой информационных выходов микропроцессорной системы, информационные входы регистра кода состояния подключены к шине данных микропроцессорной системы, а первая группа выходов регистра кода состояния является второй группой информационных выходов контроля входного вектора микропроцессорной системы, информационные входы шинного формирователя входного вектора являются второй группой информационных входов явных логических условий микропроцессорной системы, выходы/входы шинных формирователей входного вектора и адреса программы подключены к шине данных микропроцессорной системы, отличающаяся тем, что в нее введены триггеры со второго по 11-й, образующие совместно с первым триггером группу из n триггеров явных и неявных логических условий, и регистр, причем первый и второй входы разрешения буфера адреса объединены между собой и соединены со вторыми входами разрешения постоянной памяти и шинного формирователя памяти, первый вход микропроцессора является входом захвата системы, первый вход разрешения шинного формирователя памяти соединен с входом разрешения оперативной памяти, входы/выходы постоянной памяти соединены с шиной данных микропроцессорной системы, информационные входы регистра кода состояния и регистра объединены между собой, выход регистра соединен с информационным входом шинного формирователя адреса программы и является выходом адреса программы системы, вход разрешения второго шинного формирователя адреса программы соединен с шиной управления микропроцессорной системы, каждый из разрядов третьей группы выходов дешифратора адреса памяти соединен с синхровходами соответствующих триггеров явных и неявных логических условий группы, первым входом разрешения шинного формирователя входного вектора, который является первым выходом микропроцессорной системы, первым входом третьего элемента ИЛИ, синхровходом регистра, синхровходом регистра кода состояния, который является вторым выходом контроля микропроцессорной системы, первым входом разрешения шинного формирователя адреса программы, второй вход разрешения шинного формирователя входного вектора подключен к шине адреса микропроцессорной системы, прямые выходы триггеров явных и неявных логических условий группы соединены с информационными входами шинного формирователя входного вектора и являются выходами контроля входного вектора микропроцессорной системы, информационные входы триггеров явных и неявных логических условий группы соединены с шиной данных микропроцессорной системы, третий выход тактового генератора подключен ко второму входу третьего элемента ИЛИ, выход которого подключен к входам установки в исходное состояние триггеров явных и неявных логических условий группы, peгистра и регистра кода состояния (патент 2072546 (РФ), кл. G 05 В 19/18, 1997 г.).

Недостатком прототипа является низкая достоверность функционирования.

Это обусловлено тем, что в прототипе отсутствуют технические средства контроля выполнения команд условных переходов, что может привести к реализации неправильной последовательности выполнения программы и выдаче неправильной информации в группу триггеров явных и неявных логических условий. Правильность ветвления обеспечивается отсутствием отказов (сбоев) в схемах формирования последующего адреса в счетчике команд микропроцессора с учетом значения соответствующего признака результата операции, по которому производится ветвление. Результат операции фиксируется в регистре микропроцессора, например в регистре-аккумуляторе, и по значению результата устанавливаются так называемые флажки-триггеры признаков результатов (нулевой результат, положительный результат, четный результат, наличие переноса и пр.) Однако в прототипе проверка правильности результатов операций в арифметико-логическом устройстве микропроцессора и в схемах формирования последующего адреса условного перехода невозможна.

В современных микропроцессорных системах на базе процессоров фирмы Intel все шире применяются средства контроля и диагностирования, введен контроль по нечетности шины адреса, информации команды и данных, контролируются операции в сопроцессоре и т.д (Гук М. Процессоры Intel: от 8086 до Pentium II. СПб: Питер, 1998. - 224 с.; Гук М. Процессоры Pentium II, Pentium Pro и просто Pentium. СПб: Питер, 1999. -288 с.).

Выполняется многоступенчатая конвейерная выборка команд, реализовано "предсказание" направления ветвлений. Однако такой важный процесс, как собственно выполнение условного перехода по значению бита некоторого признака, пока не реализован. Это значительно снижает достоверность функционирования и может привести к ошибкам вычислений, подобным выявленной ошибке в сопроцессоре с плавающей точкой (в Pentium), которые фирма Intel до сих пор бесплатно заменяет.

В связи с этим, целью настоящего изобретения является повышение достоверности функционирования.

Поставленная цель достигается тем, что в систему для программного управления технологическим оборудованием, содержащую микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, дешифратор адреса устройств ввода-вывода, r шинных формирователей ввода-вывода, где r - количество групп входной и выходной информации, три элемента ИЛИ, шинный формирователь входного вектора автоматной модели, шинный формирователь кода программы, группу n триггеров логических условий, где n - число проверяемых логических условий, регистр кода состояния, регистр кода программы, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий вход тактового генератора является входом "Сброс" микропроцессорной системы, четвертый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к -толам "Сброс" и "Готовность" микропроцессора соответственно, пятый вход микропроцессора является входом "Захват" микропроцессорной системы, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, второй выход микропроцессора является выходом ожидания микропроцессорной системы, трети выход микропроцессора является выходом разрешении прерывания микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы-входы данных микропроцессора подключены к входам-выходам данных системного контроллера, выходы управления микропроцессора подключены ко входам управления системного контроллера, выход управления микропроцессора "Подтверждение захвата" подключен ко входу разрешения буфера адреса, выходы буфера адреса являются шиной адреса микропроцессорной системы, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись в память" соответственно, первый выход дешифратора адреса намят подключен к первому входу разрешения постоянной памяти, второй вход разрешения которой подключен к разряду шины управления микропроцессорной системы "Чтение памяти", второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти, вход записи которой подключен к разряду шины управления микропроцессорной системы "Запись в память", адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, выходы данных постоянной памяти и входы-выходы оперативней памяти подключены к шине данных микропроцессорной системы, информационные входы дешифратора адреса устройств входа-выхода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода-вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, r разрядов первой группы выходов дешифратора адреса устройств ввода-вывода подключены к первым входам разрешения соответствующих r шинных формирователей ввода-выхода, второй вход разрешения r шинных формирователей ввода-вывода подключен к разряду шины управления "Ввод из устройства ввода", входы-выходы r шинных формирователей ввода-вывода подключены к шине данных микропроцессорной системы, группы входов r шинных формирователей ввода-вывода являются группой r информационных входов микропроцессорной системы, а их группы выходов являются группой r информационных выходов микропроцессорной системы, выходы триггеров группы n триггеров логических условий вместе с выходами регистра кода состояния являются группой выходов контроля входного вектора автоматной модели и подключены к информационным входам шинного формирователя входного вектора автоматной модели, входы обнуления регистра кода состояния и регистра кода программы, триггеров из группы r триггеров логических условий подключены к выходу четвертого элемента ИЛИ, первый вход которого подключен к четвертому выходу "Сброс" тактового генератора, выходы регистра кода программы являются выходами кода программы системы и подключены к информационным входам шинного формирователя кода программы, выходы которого и информационные входы регистра кода программы подключены к шине данных системы, выходы шинного формирователя входного вектора автоматной модели подключены к шине данных системы, первый вход третьего элемента ИЛИ подключен к четвертому выходу "Сброс" тактового генератора.

Согласно изобретению введены блок памяти автоматной модели, шинный формирователь автоматной модели, триггер готовности, регистр управления записью признаков, два регистра признаков, мультиплексор, дешифратор-демультиплексор, два счетных триггера, четвертый элемент ИЛИ, два элемента И, два элемента задержки, регистр сравнения и схема сравнения, причем информационные входы триггеров из группы r триггеров логических условии и первая группа адресных входов блока памяти автоматной модели, содержащая один разряд, подключены к выходам мультиплексора, входы синхронизации триггеров из группы r триггеров логических условий подключены к соответствующим выходам дешифратора-демультиплексора, вход разрешения шинного формирователя кода программы подключен к первому выходу второй группы выходов дешифратора адреса устройств ввода-вывода, второй выход второй группы выходов которого подключен к входу синхронизации регистра кода программы, трети выход второй группы выходов дешифратора адреса устройств ввода-вывода подключен ко входу разрешения шинного формирователя входного вектора автоматной модели, четвертый выход второй группы выходов дешифратора адреса устройств ввода-вывода подключен к входу разрешения шинного формирователя автоматной модели, пятый выход второй группы выходов дешифратора адреса устройств ввода-вывода подключен к входам синхронизации регистра кода состояния и регистра сравнения, выходы которого подключены ко второй группе входов схемы сравнения и являются выходами контроля выполнения программы системы, вход обнуления регистра сравнения подключен к входу обнуления регистра кода состояния, а информационные входы регистра сравнения подключены к шине данных системы, выходы регистра кода состояния подключены к первой группе входов схемы сравнения и к информационным входам шинного формирователя автоматной модели, выходы которого подключены к шине данных системы, вторая группа адресных входов блока памяти автоматной модели подключена к выходам регистра кода состояния, а третья группа адресных входов блока памяти автоматной модели подключена к выходам регистра кода программы, выходы блока памяти автоматной модели подключены к информационным входам регистра кода состояния и являются выходами контроля автоматной модели, входы синхронизации триггера готовности и регистра управления записью признаков подключены к первому выходу третьей группы выходив дешифратора адреса устройств ввода-вывода, второй выход которой подключен к первому входу четвертого элемента ИЛИ, третий выход третьей группы выходов дешифратора адреса устройств ввода-вывода подключен ко второму входу третьего элемента ИЛИ, второй вход четвертого элемента ИЛИ подключен к четвертому выходу "Сброс" тактового генератора, а выход четвертого элемента ИЛИ подключен к входам обнулении триггера готовности, регистра управления записью признаков и первого и второго счетных триггеров, третий вход четвертого элемента ИЛИ подключен к выходу второго элемента задержки, вход которого подключен ко входу разрешения дешифратора-демультиплексора и выходу первого элемента задержки, вход первого элемента задержки подключен к выходу второго счетного триггера, счетный вход которого подключен к инверсному выходу первого счетного триггера, счетный вход первого счетного триггера подключен ко входам синхронизации первого и второго pегистров признаков и к выходу первого элемента И, первый вход которого подключен к выходу триггера готовности, а второй вход первого элемента И подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы регистра управления записью признаков и первого регистра признаков подключены к шине данных микропроцессорной системы, первая группа выходов регистра управления записью признаков подключена к адресным входам дешифратора-демультиплексора и является выходами контроля номера логического условия системы, вторая группа выходов регистра управления записью признаков подключена к адресным входам мультиплексора и является выходами контроля номера признака системы, выходы первого регистра признаков подключены к информационным входам мультиплексора и информационным входам второго регистра признаков, а также являются выходами контроля первого регистра признаков системы, выходы второго регистра признаков являются выходами контроля второго регистра признаков системы, входы обнуления первого и второго регистра признаков подключены к четвертому выходу "Сброс" тактового генератора, выход схемы сравнения является выходом ошибки ветвления и подключен к первому входу второго элемента И, второй вход которого является входом готовности системы, а выход второго элемента И подключен к пятому входу "Готовность" тактового генератора.

Технико-экономическая эффективность предлагаемого устройства может быть оценена величиной повышения достоверности функционирования за счет контроля условных переходов.

Сущность изобретения заключается и повышении достоверности функционирования за счет введения средств контроля условных переходов, которые позволяют: а) фиксировать диагностическую информацию о результатах операции, выполненной в арифметико-логическом устройстве микропроцессора, и признаках этих операций (слово состояния процессора); б) формировать эталонный код линейного участка программ с помощью автоматной модели с учетом значения признака операции; в) фиксировать код фактически выполняемого линейного участка программы, г) сравнивать эталонный код линейного участка и фактически исполняемый с формированием сигнала ошибки при их неравенстве.

Сущность изобретения реализуется следующей совокупностью конструктивных признаков - новых элементов и связей, определяющих соответствие заявляемого технического решения критерию "новизна".

Введение триггера готовности и соответствующих ему связей позволяет подготовить cpедствa контроля к приему слова состояния процессора, которое программно записывается в стек, находящийся в оперативной памяти, а аппаратно - в регистры признаков.

Введение peгистра управления записью признаков и соответствующих ему связей позволяет настроить средства котроля к оценке требуемого признака и к записи его в триггеры логических условии.

Введение двух регистров признаков и соответствующих им связей позволяет аппаратно фиксировать дополнительную диагностическую информацию (слово состояния процессора) при программном выполнении записи ее в стек, что обеспечивает контроль и запись требуемого признака, и контроль результата операции.

Введение мультиплексора и соответствующих ему связей позволяет выделить в признаковой информации значения требуемого признака для записи и хранения и изменения состояния автоматной модели в блоке памяти автоматной модели.

Введение дешифратора-демультиплексора и соответствующих ему связей позволяет обеспечить запись требуемого признака в требуемый триггер группы n триггеров логических условий.

Введение счетных триггеров и соответствующих им связей позволяет обеспечить прием только двух сигналов записи и стек и последующее снятие готовности - обнуление триггера готовности.

Введение двух элементов задержки и соответствующих им связей позволяет обеспечить требуемую временную выдержку для ожидания завершения переходных процессов при фиксации диагностической информации.

Введение схемы сравнения и соответствующих ей связей позволяет формировать сигнал ошибки ветвления (условного перехода) в случае не сравнения кодов фактически исполняемого линейного участка и кода, сформированного автоматной моделью.

Введение блока памяти автоматной модели и соответствующих ему связей позволяет хранить эталонные коды линейных участков, формируемые с учетом кода текущего исполняемого участка и значения признака (переменной ветвления).

Введение регистра сравнения и соответствующих ему связей позволяет фиксировать программно выдаваемый в схему код фактически исполняемого линейного участка.

Введение новых связей для регистра кода состояния позволяет фиксировать эталонный код линейного участка программы, считываемый с блока памяти автоматной модели.

Введение новых связей для регистра кода программы позволяет считывать из блока памяти автоматной модели информацию, соответствующую данной программе.

Введение шинного формирователя автоматной модели и соответствующих ему связей позволяет программно вводить информацию с выхода регистра состояния при тестировании.

Введение новых связен для триггеров группы n триггеров логических условий позволяет фиксировать в них значения признаков, т.e. переменных ветвления с выходов мультиплексора.

Введение четвертого элемента ИЛИ и соответствующих ему связей позволяет обнулять триггер готовности в процессе контроля и тестирования.

Введение первого элемента И и соответствующих ему связей позволяет формировать сигналы записи признаковой информации в регистре признаков при контроле условных переходов.

Введение второго элемента И и соответствующих ему связей позволяет снимать сигнал готовности с тактового генератора при обнаружении ошибки ветвления.

Таким образом, предлагаемое техническое решение соответствует критерию "существенные отличия", поскольку в известных устройствах - аналоге и прототипе - не достигается свойство повышения достоверности функционирования вследствие отсутствия указанной совокупности конструктивных признаков.

При использовании предлагаемой системы может быть получен положительный эффект повышения достоверности функционирования за счет контроля условных переходов в программном обеспечении.

На фиг. 1 приведена функциональная электрическая схема предлагаемой системы для программного управления технологическим оборудованием.

На фиг. 2 приведен пример графа исполняемой программы.

Система для программного управления технологическим оборудованием (фиг. 1) содержит: микропроцессор 1, содержащий выходы адреса 1.1, выходы/входы данных 1.2, выходы управления 1.3; тактовые входы 1.4 и 1.5, вход сброса 1.6, вход готовности 1.7, выход синхронизации 1.8, тактовый генератор 2, содержащий входы 2.1 и 2.2 подключения кварцевого резонатора, вход 2.3 синхронизации, тактовые выходы 2.4 и 2.5, выход сброса 2.6, выход готовности 2.7 и выход системного строба 2.8; системный контроллер 3, содержащий выходы/входы данных 3.1, являющиеся шиной данных микропроцессорной системы, выходы управления 3.2, являющиеся шиной управлении микропроцессорной системы, буфер адреса 4, содержащий выходы 4.1, являющиеся шиной адреса микропроцессорной системы, дешифратор адреса памяти 5, содержащий выход 5.1 подключения постоянной памяти, выход 5.2. подключения оперативной памяти; постоянную память 6; оперативную память 7; дешифратор адреса устройств ввода-вывода 8, содержащий первую группу выходов подключения устройств ввода-вывода 8.1, группы выходов два 8.2 и три 8.3, r шинных формирователей ввода-вывода 9.1. . .9.r; первый элемент ИЛИ 10, второй элемент ИЛИ 11, шинный формирователь входного вектора автоматной модели 12, шинный формирователь кода программы 13, группу n триггеров логических условий 14.1...14.n, регистр кода состояния 15, регистр кода программы 16; третий элемент ИЛИ 17; блок памяти автоматной модели 18, шинный формирователь автоматной модели 19; триггер готовности 20; регистр управления записью признаков 21; первый 22 и второй 23 регистры признаков; мультиплексор 24; дешифратор-демультиплексор 25, первый 26 и второй 27 счетные триггеры; четвертый элемент ИЛИ 28, первый элемент И 29, первый 30 и второй 31 элементы задержки, регистр сравнения 32, схему сравнения 33, второй элемент И 34, вход запроса прерывания 35, выход ожидания 36; выход разрешения прерывания 37; группу выходов контроля входного вектора автоматной модели 38, выход кода программы 39; выходы контроля автоматной модели 40; выходы контроля 41 первого регистра признаков; выходы контроля 42 второго регистра признаков; группу r информационных входов 43.1. . . 43.r; группу r информационных выходов 44.1...44.r; выход контроля номера логического условия 45, выходы контроля номера признака 46, вход сброса 47, вход готовности 48, вход захвата 49, выход ошибки ветвления 50, выходы контроля выполнения программы 51.

Первый 2.1 и второй 2.2 входы тактового генератора 2 подключены к кварцевому резонатору. Третий вход тактового генератора 2 является входом "Сброс" 47 микропроцессорной системы. Четвертый вход 2.3 тактового генератора 2 подключен к выходу синхронизации 1.8 микропроцессора 1. Первый 2.4 и второй 2.5 выходы тактового генератора 2 подключены к первому 1.4 и второму 1.5 тактовым входам микропроцессора 1. Третий 2.6 и четвертый 2.7 выходы тактового генератора 2 подключены к входам "Сброс" 1.6 и "Готовность" 1.7 микропроцессора 1 соответственно. Пятый вход микропроцессора 1 является входом "Захват" 49 микропроцессорной системы. Шестой вход микропроцессора 1 является входом "Запрос прерывания" 35 микропроцессорной системы. Второй выход микропроцессора 1 является выходом ожидания 36 микропроцессорной системы. Третий выход микропроцессора 1 является выходом разрешения прерывания микропроцессорной системы 37. Пятый выход 2.8 тактового генератора 2 подключен к входу синхронизации системного контроллера 3. Адресные выходы 1.1 микропроцессора 1 подключены к входам буфера адреса 4 Адресные выходы 1.1 микропроцессора 1 подключены к входам буфера адреса 4. Выходы-входы данных 1.2 микропроцессора 1 подключены к входам-выходам данных системного контроллера 3. Выходы управления 1.3 микропроцессора 1 подключены к входам управления системного контроллера 3. Выход управления 1.3.1 микропроцессора "Подтверждение захвата" подключен к входу разрешения буфера адреса 4. Выходы буфера адреса 4 являются шиной адреса 4.1 микропроцессорной системы. Выходы-входы данных системного контроллера 3 являются шиной данных 3.1 микропроцессорной системы. Выходы управления системного контроллера 3 являются шиной управления 3.2 микропроцессорной системы. Информационные входы дешифратора адреса памяти 5 подключены к шине адреса 3.1 микропроцессорной системы. Вход разрешения дешифратора адреса памяти 5 подключен к выходу первого элемента ИЛИ 10, первый и второй входы которого подключены к разрядам 3.2.1, 3.2.2 шины управления 3.2 микропроцессорной системы "Чтение памяти", "Запись в память" соответственно. Первый выход 5.1 дешифратора адреса памяти 5 подключен к первому входу разрешения постоянной памяти 6, второй вход разрешения которой подключен к разряду 3.2.1 шины управления 3.2 микропроцессорной системы "Чтение памяти". Второй выход 5.2 дешифратора адреса памяти 5 подключен к входу разрешения оперативной памяти 7, вход записи которой подключен к разряду 3.2.2 шины управления 3.2 микропроцессорной системы "Запись в память". Адресные входы постоянной 6 и оперативной памяти 7 подключены к шине адреса 4.1 микропроцессорной системы. Выходы данных постоянной памяти 6 и входы-выходы оперативной памяти 7 подключены к шине данных 3.1 микропроцессорной системы. Информационные входы дешифратора адреса устройств 8 входа-выхода подключены к шине адреса 4.1 микропроцессорной системы. Вход разрешения дешифратора адреса устройств ввода-вывода 8 подключен к выходу второго элемента ИЛИ 1.1, первый и второй входы которого подключены к разрядам 3.2.3, 3.2.4 шины управления 3.2 микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, r разрядов первой группы выходов 8.1 дешифратора адреса устройств ввода-вывода 8 подключены к первым входам разрешения соответствующих r шинных формирователей ввода-вывода 9.1...9.r. Второй вход разрешения r шинных формирователей ввода-вывода 9.1. ..9.r подключен к разряду 3.2.3 шины управления 3.2 "Ввод из устройства ввода". Входы-выходы r шинных формирователей ввода-вывода 9.1...9.r подключены к шине данных 3.1 микропроцессорной системы. Группы входов r шинных формирователей ввода-вывода являются группой r информационных входов 43.1... 43.r микропроцессорной системы, и их группы выходов являются группой r информационных выходов 44.1...44.r микропроцессорной системы. Выходы триггеров группы n триггеров логических условий 14.1..14.n вместе с выходами регистра кода состояния 15 являются группой выходов 38 контроля входного вектора автоматной модели и подключены к информационным входам шинного формирователя входного вектора автоматной модели 12. Входы обнуления регистра кода состояния 15 и регистра кода программы 16, триггеров из группы r триггеров логических условий 14.1... 14.n подключены к выходу четвертого элементе ИЛИ 17, первый вход которого подключен к четвертому выходу 2.6 "Сброс" тактового генератора 2. Выходы регистра кода программы 16 являются выходами кода программы 39 системы и подключены к информационным входам шинного формирователя кода программы 13, выходы которого и информационные входы регистра кода программы 16 подключены к шине данных 3.1 системы. Выходы шинного формирователя входного вектора автоматной модели 12 подключены к шине данных 3.1 системы. Первый вход третьего элемента ИЛИ 17 подключен к четвертому выходу 2.6 "Сброс" тактового генератора 2. Информационные входы триггеров из группы r триггеров логических условий 14.1 14.r и первая группа А₀ адресных входов блока памяти автоматной модели 18, содержащая один разряд, подключены к выходам мультиплексора 24. Входы синхронизации триггеров из группы r триггеров логических условий 14.1...14.n подключены к соответствующим выходам дешифратора-демультиплексора 25. Вход разрешения шинного формирователя кода программы 13 подключен к первому выходу 8.2.1 второй группы выходов 8.2 дешифратора адреса устройств ввода-вывода 8, второй выход 8.2.2 второй группы выходив 8.2 которого подключен к входу синхронизации pегистра кода программы 16. Третий выход 8.2.3 второй группы выходов 8.2 дешифратора адреса ycтpoйств ввода-вывода 8 подключен к входу разрешения шинного формирователя входного вектора автоматной модели 12. Четвертый выход 8.2.4 второй группы 8.2 выходов дешифратора адреса устройств ввода-вывода 8 подключен к входу разрешения шинного формирователя автоматной модели 19. Пятый выход 8.2.5 второй группы выходов 8.2 дешифратора адреса устройств ввода-вывода 8 подключен к входам синхронизации регистра кода состояния 15 и регистра сравнения 32, выходы которого подключены ко второй группе входов схемы сравнения 33 и являются выходами контроля 51 выполнения программы системы. Вход обнуления регистра сравнения 32 подключен к входу обнуления регистра кода состояния 15, а информационные входы регистра сравнения 32 подключены к шине данных 3.1 системы. Выходы регистра кода состояния 15 подключены к первой группе входов схемы сравнения 33 и к информационным входам шинного формирователя автоматной модели 19, выходы которого подключены к шине данных системы 31. Вторая группа A₁ адресных входов блока памяти автоматной модели 18 подключена к выходам регистра кода состояния 15, а третья А₂ группа адресных входов блока намят автоматной модели 18 подключена к выходам регистра кода программы 16. Выходы блока памяти автоматной модели 18 подключены к информационным входам регистра кода состояния 15 и являются выходами контроля автоматной модели 40. Входы синхронизации триггера готовности 20 и регистра управления записью признаков 21 подключены к первому выходу 8.3.1 третьей группы 8.3 выходов дешифратора адреса устройств входа-выхода 8, второй выход 8.3.2 которой подключен к первому входу четвертого элемента ИЛИ 28. Третий выход 8.3.3 третьей группы 8.3 выходов дешифратора адреса устройств ввода-вывода 8 подключен ко второму входу третьего элемента ИЛИ 17 Второй вход четвертого элемента ИЛИ 28 подключен к четвертому выходу 2.6 "Сброс" тактового генератора 2. Выход четвертого элемента ИЛИ 28 подключен к входам обнуления триггepa готовности 20, регистра управлении записью признаков 21 и первого 22 и второго 23 счетных триггеров. Тpeтий вход четвертого элемента ИЛИ 28 подключен к выходу второго элемента задержки 31, вход которого подключен к входу разрешения дешифратора-демультиплексора 25 и выходу первого элемента задержки 30. Вход первого элемента задержки 30 подключен к выходу второго счетного триггера 27, счетный вход которого подключен к инверсному вы