Устройство измерения параметров ошибок в канале

Устройство измерения параметров ошибок в канале

Реферат

 

Изобретение относится к системам телекоммуникаций и вычислительной техники и может найти применение для измерения параметров ошибок, искажающих данные в каналах передачи или воспроизведения информации со вставками/выпадениями бит. Техническим результатом является определение размеров и места расположения вставок и выпадений бит в потоке данных из канала, минимизируя влияние расположенных рядом аддитивных ошибок, а также более точное восстановление потока аддитивных ошибок, минимизируя влияние вставок и выпадений бит. Для этого устройство измерения параметров ошибок содержит регистры сдвига, преобразователь синхросимволов в локаторы, вычитатель, счетчик, буфер относительных локаторов, схему сравнения кодов, блок нахождения существенного относительного локатора, буфер существенных относительных локаторов, буфер весов существенных относительных локаторов, блок принятия решения о наличии ошибок, блок формирования потока состояний канала. 16 ил., 1 табл.

Изобретение относится к системам телекоммуникаций и вычислительной техники и может найти применение для измерения параметров ошибок, искажающих данные в каналах передачи или воспроизведения информации со вставками/выпадениями бит.

Известно устройство, предназначенное для тестирования каналов связи с использованием псевдослучайной последовательности (PN-последовательности) [1] , приемная часть которого содержит два генератора PN-последовательности, две схемы сравнения последовательностей, счетчик подсчитывающий число совпадающих бит, четыре триггера и логические элементы И, ИЛИ, НЕ.

Известное устройство формирует поток ошибочных бит, обнаруженных в принятом из канала тестовом сигнале, путем сравнения последовательности бит тестового сигнала с битами PN-последовательности, восстановленной первым генератором. Устройство обнаруживает нарушение синхронизации (из-за вставок или выпадений бит) между последовательностью бит тестового сигнала и восстановленной PN-последовательностью и осуществляет повторную синхронизацию для предотвращения неверного формирования потока ошибочных бит. Определение нарушения синхронизации осуществляется с помощью второго генератора PN-последовательности путем опознания в потоке ошибочных бит сдвинутой по фазе PN-последовательности.

Недостатки устройства: - относительно высокая вероятность ошибочного определения нарушения синхронизации из-за небольшой длины анализируемого при опознании PN-последовательности участка потока ошибочных бит; - добавление достаточно большого количества ложных ошибочных бит в формируемый поток ошибочных бит из-за нарушения синхронизации, что объясняется относительно большой величиной задержки принятия решения о восстановлении синхронизации; - отсутствие возможности измерения величин вставок или выпадений бит и места их расположения.

Известно устройство для измерения уровня ошибок в канале [2], измеряющее уровень ошибок в процессе передачи данных с использованием PN-последовательности. Устройство содержит последовательно-параллельный преобразователь, сеть корреляторов, умножитель в конечном поле, схему сравнения, буферную память данных, ряд дополнительных блоков.

Устройство [2] так же, как устройство [1], формирует поток ошибочных бит путем сравнения последовательности бит тестового сигнала с битами реконструированной сетью корреляторов PN-последовательности. Сеть корреляторов поддерживает правильную синхронизацию между последовательностью бит тестового сигнала и реконструированной PN-последовательностью даже при наличии вставок или выпадений бит в тестовом сигнале. В устройстве [2] устранено добавление ложных ошибочных бит в формируемый поток ошибок из-за нарушения синхронизации.

Недостатками устройства [2] являются: - аддитивные ошибки, возможные после вставок или выпадений бит, могут привести к значительной задержке переключения на необходимую фазу РN-последовательности выхода сети корреляторов и, следовательно, к добавлению в поток ошибочных бит некоторого числа неверно определенных ошибок; - отсутствие возможности измерения величин вставок или выпадений бит и места их расположения.

Известно устройство [3] для определения нарушения синхронизации между последовательностью бит тестового сигнала и восстановленной в приемном устройстве PN-последовательностью, предусматривающее восстановление синхронизации для предотвращения неверного формирования потока ошибочных бит. Устройство содержит генератор PN-последовательности, схему сравнения последовательностей бит, i корреляторов, i пороговых детекторов, анализатор суммы взаимно корреляционных функций, анализатор проскальзываний бит, анализатор уровня ошибок.

Для определения нарушения синхронизации используются i корреляторов, каждый из которых вычисляет взаимно корреляционную функцию между одним из i сегментов эталонной PN-последовательности и принятой из канала тестовой последовательностью. Выходные сигналы корреляторов обрабатываются пороговыми детекторами и суммируются. Смещение максимумов в полученной сумме взаимно корреляционных функций говорит о нарушении синхронизации. Для ограничения неверного формирования потока ошибочных бит генератор эталонной PN-последовательности синхронизируется по каждому выделенному максимуму.

Недостатки устройства: - добавление достаточно большого количества ложных ошибочных бит в формируемый поток ошибочных бит из-за нарушения синхронизации, так как возможна относительно большая величина временного интервала между вставкой (выпадением) бит и ресинхронизацией генератора PN-последовательности, которая осуществляется дискретно (i раз на периоде PN-последовательности); - невозможность достаточно точного определения места вставки или выпадения бит (можно только определить интервал между двумя максимумами, в котором они произошли).

Наиболее близким по технической сущности к заявляемому изобретению является выбранное в качестве прототипа устройство, предназначенное для измерения уровня битовых ошибок в канале [4], содержащее два генератора PN-последовательности, две схемы сравнения последовательностей бит, четыре сдвиговых регистра для задержки кадров, четыре детектора проскальзываний (вставок или выпадений) кадров, счетчик ошибочных бит, счетчик проскальзываний, контроллер, различную логику.

Устройство-прототип аналогично устройствам [1, 2, 3] формирует поток ошибочных бит, обнаруженных в принятом из канала тестовом сигнале, путем сравнения последовательности бит тестового сигнала с битами PN-последовательности, восстановленной основным PN-генератором. Устройство также обнаруживает нарушение синхронизации (из-за вставок или выпадений кадров) между последовательностью бит тестового сигнала и восстановленной PN-последовательностью и осуществляет повторную синхронизацию для предотвращения неверного формирования потока ошибочных бит. Обнаружение проскальзываний и определение их величины осуществляется с помощью четырех детекторов проскальзываний, каждый из которых сравнивает восстановленную PN-последовательность с одной из четырех смещенных последовательностей бит тестового сигнала.

В отличие от ранее рассмотренных устройств [1, 2] в устройстве-прототипе реализован подсчет числа проскальзываний.

К недостаткам прототипа можно отнести: - определяется проскальзывание только небольшого числа кадров (одного или двух); - аддитивные ошибки, возможные после проскальзываний, могут привести к значительной задержке обнаружения нарушения синхронизации и, следовательно, к добавлению в счетчик ошибочных бит некоторого числа неверно определенных ошибок; - отсутствие возможности измерения места расположения ошибочных бит и проскальзываний в потоке данных.

Технической задачей изобретения является определение размеров и места расположения вставок и выпадений бит в потоке данных из канала, минимизируя влияние расположенных рядом аддитивных ошибок, а также более точное восстановление потока аддитивных ошибок, минимизируя влияние вставок и выпадений бит.

Поставленная техническая задача решается тем, что в известное устройство, содержащее первый регистр сдвига, второй регистр сдвига, схему сравнения последовательностей, причем вход первого регистра сдвига является входом устройства для анализируемой битовой последовательности, первый выход первого регистра сдвига соединен со входом второго регистра сдвига, выход второго регистра сдвига соединен с первым входом схемы сравнения последовательностей, согласно изобретению введены преобразователь синхросимволов в локаторы, первый вычитатель, первый счетчик, буфер относительных локаторов, первая схема сравнения кодов, блок нахождения существенного относительного локатора, буфер существенных относительных локаторов, буфер весов существенных относительных локаторов, блок принятия решения о наличии ошибок, блок формирования потока состояний канала, причем входы преобразователя синхросимволов в локаторы соединены со вторыми выходами первого регистра сдвига, первые входы первого вычитателя соединены с выходами преобразователя синхросимволов в локаторы, вторые входы первого вычитателя соединены с выходами первого счетчика, выходы первого вычитателя соединены со входами буфера относительных локаторов, с первыми входами первой схемы сравнения кодов и с первыми входами блока нахождения существенного относительного локатора, выходы буфера относительных локаторов соединены со вторыми входами первой схемы сравнения кодов и со вторыми входами блока нахождения существенного относительного локатора, выход первой схемы сравнения кодов соединен с третьим входом блока нахождения существенного относительного локатора, первые выходы блока нахождения существенного относительного локатора соединены со входами буфера существенных относительных локаторов и с первыми входами блока принятия решения о наличии ошибок, вторые выходы блока нахождения существенного относительного локатора соединены со входами буфера весов существенных относительных локаторов и со вторыми входами блока принятия решения о наличии ошибок, выходы буфера существенных относительных локаторов соединены с третьими входами блока принятия решения о наличии ошибок, выходы буфера весов существенных относительных локаторов соединены с четвертыми входами блока принятия решения о наличии ошибок, первый выход блока принятия решения о наличии ошибок соединен с первым входом блока формирования потока состояний канала, второй выход блока принятия решения о наличии ошибок соединен со вторым входом блока формирования потока состояний канала, третьи выходы блока принятия решения о наличии ошибок соединены с третьими входами блока формирования потока состояний канала, четвертый выход блока принятия решения о наличии ошибок соединен с четвертым входом блока формирования потока состояний канала, пятый выход блока принятия решения о наличии ошибок является выходом "Отказ от измерения" устройства, первый выход блока формирования потока состояний канала является выходом устройства "Строб записи", вторые выходы блока формирования потока состояний канала являются выходами "Тип ошибки" устройства, третьи выходы блока формирования потока состояний канала являются выходами "Размер ошибки" устройства, причем блок нахождения существенного относительного локатора содержит первый мультиплексор, первый-одиннадцатый шинные формирователи, первый-шестой буферные регистры, первый селектор нулевого кода, оперативное запоминающее устройство, первый элемент И, устройство инициализации, устройство управления, причем первые входы первого мультиплексора являются первыми входами блока нахождения существенного относительного локатора, вторые входы первого мультиплексора являются вторыми входами блока нахождения существенного относительного локатора, вход разрешения работы устройства управления является третьим входом блока нахождения существенного относительного локатора, вход управления первого мультиплексора соединен с первым выходом устройства управления, выходы первого мультиплексора соединены со входами данных первого шинного формирователя и со входами данных второго шинного формирователя, вход управления первого шинного формирователя соединен со вторым выходом устройства управления, вход управления второго шинного формирователя соединен с третьим выходом устройства управления, выходы первого шинного формирователя соединены с шиной адреса, выходы второго шинного формирователя соединены с шиной данных, первые адресные входы оперативного запоминающего устройства соединены с шиной адреса, второй адресный вход оперативного запоминающего устройства соединен с третьим входом первого элемента И, с четвертым выходом устройства управления и с третьим выходом устройства инициализации, третий адресный вход оперативного запоминающего устройства соединен со вторым входом первого элемента И, с пятым выходом устройства управления и с четвертым выходом устройства инициализации, вход управления чтением/записью оперативного запоминающего устройства соединен с первым входом первого элемента И и с шестым выходом устройства управления, вход выборки оперативного запоминающего устройства соединен с двадцать четвертым выходом устройства управления, выходы данных оперативного запоминающего устройства соединены с шиной данных, входы первого селектора нулевого кода соединены с шиной адреса, выход первого селектора нулевого кода соединен с четвертым входом первого элемента И, входы данных первого буферного регистра соединены с шиной данных, первый управляющий вход первого буферного регистра соединен с восьмым выходом устройства управления, второй управляющий вход первого буферного регистра соединен с девятым выходом устройства управления, выходы первого буферного регистра соединены со входами данных третьего шинного формирователя и со входами данных четвертого шинного формирователя, управляющий вход третьего шинного формирователя соединен с десятым выходом устройства управления, выходы третьего шинного формирователя соединены с шиной адреса, управляющий вход четвертого шинного формирователя соединен с одиннадцатым выходом устройства управления, выходы четвертого шинного формирователя соединены с шиной данных, входы данных второго буферного регистра соединены с шиной данных, первый управляющий вход второго буферного регистра соединен с двенадцатым выходом устройства управления, второй управляющий вход второго буферного регистра соединен с тринадцатым выходом устройства управления, третий управляющий вход второго буферного регистра соединен с четырнадцатым выходом устройства управления, выходы второго буферного регистра соединены со входами данных пятого шинного формирователя и со входами данных шестого шинного формирователя, управляющий вход пятого шинного формирователя соединен с пятнадцатым выходом устройства управления, выходы пятого шинного формирователя соединены с шиной адреса, управляющий вход шестого шинного формирователя соединен с шестнадцатым выходом устройства управления, выходы шестого шинного формирователя соединены с шиной данных, входы данных третьего буферного регистра соединены с шиной данных, управляющий вход третьего буферного регистра соединен с семнадцатым выходом устройства управления, выходы третьего буферного регистра соединены со входами данных седьмого шинного формирователя и со входами данных восьмого шинного формирователя, управляющий вход седьмого шинного формирователя соединен с восемнадцатым выходом устройства управления, выходы седьмого шинного формирователя соединены с шиной адреса, управляющий вход восьмого шинного формирователя соединен с девятнадцатым выходом устройства управления, выходы восьмого шинного формирователя соединены с шиной данных, входы данных четвертого буферного регистра соединены с шиной данных, первый управляющий вход четвертого буферного регистра соединен с двадцатым выходом устройства управления, второй управляющий вход четвертого буферного регистра соединен с двадцать первым выходом устройства управления, выходы четвертого буферного регистра соединены со входами данных девятого шинного формирователя и со входами данных десятого шинного формирователя, управляющий вход девятого шинного формирователя соединен с двадцать вторым выходом устройства управления, выходы девятого шинного формирователя соединены с шиной адреса, управляющий вход десятого шинного формирователя соединен с двадцать третьим выходом устройства управления, выходы десятого шинного формирователя соединены с шиной данных, входы данных пятого буферного регистра соединены с шиной данных, управляющий вход пятого буферного регистра соединен с выходом первого элемента И, выходы пятого буферного регистра соединены со входами данных одиннадцатого шинного формирователя и являются первыми выходами блока нахождения существенного относительного локатора, выходы одиннадцатого шинного формирователя соединены с шиной адреса, управляющий вход одиннадцатого шинного формирователя соединен с управляющим входом шестого буферного регистра и с седьмым выходом устройства управления, входы данных шестого буферного регистра соединены с шиной данных, выходы шестого буферного регистра являются вторыми выходами блока нахождения существенного относительного локатора, первый вход устройства инициализации и тактовый вход устройства управления соединены с шиной второго тактового сигнала, вторые входы устройства инициализации соединены с шиной кода размера окна, третий вход устройства инициализации соединен с шиной инициализации, первые выходы устройства инициализации соединены с шиной адреса, вторые выходы устройства инициализации соединены с шиной данных, причем устройство инициализации содержит второй счетчик, второй мультиплексор, третий мультиплексор, четвертый мультиплексор, второй селектор нулевого кода, вторую схему сравнения кодов, двенадцатый шинный формирователь, тринадцатый шинный формирователь, четырнадцатый шинный формирователь, причем тактовый вход второго счетчика является первым входом устройства инициализации, вторые входы второго мультиплексора соединены с первыми входами второй схемы сравнения кодов и являются вторыми входами устройства инициализации, первые входы второго мультиплексора и вторые входы третьего мультиплексора соединены с шиной нулевого кода, первые входы третьего мультиплексора соединены с шиной единичного кода, первые выходы второго счетчика соединены со входами второго селектора нулевого кода, со вторыми входами второй схемы сравнения кодов, с третьими и четвертыми входами четвертого мультиплексора и со входами данных четырнадцатого шинного формирователя, вторые выходы второго счетчика соединены с управляющими входами четвертого мультиплексора и со входами данных тринадцатого шинного формирователя, выход второго селектора нулевого кода соединен с управляющим входом второго мультиплексора, выход второй схемы сравнения кодов соединен с управляющим входом третьего мультиплексора, выходы второго мультиплексора соединены с первыми входами четвертого мультиплексора, выходы третьего мультиплексора соединены со вторыми входами четвертого мультиплексора, выходы четвертого мультиплексора соединены со входами данных двенадцатого шинного формирователя, управляющий вход двенадцатого шинного формирователя соединен с управляющим входом тринадцатого шинного формирователя, с управляющим входом четырнадцатого шинного формирователя и является третьим входом устройства инициализации, выходы двенадцатого шинного формирователя являются вторыми выходами устройства инициализации, выходы тринадцатого шинного формирователя являются третьим и четвертым выходами устройства инициализации, выходы четырнадцатого шинного формирователя являются первыми выходами устройства инициализации, причем блок принятия решения о наличии ошибок содержит второй вычитатель, третий вычитатель, первый сумматор, второй сумматор, третью схему сравнения кодов, четвертую схему сравнения кодов, пятую схему сравнения кодов, шестую схему сравнения кодов, седьмую схему сравнения кодов, пятый мультиплексор, шестой мультиплексор, третий счетчик, четвертый счетчик, преобразователь локаторов в синхробиты, схему сравнения последовательностей, второй элемент И, третий элемент И, четвертый элемент И, первый инвертор, JK-триггер, третий селектор нулевого кода, умножитель на два, элемент И-НЕ, причем вторые входы второго вычитателя соединены с первыми входами третьего вычитателя, со вторыми входами шестого мультиплексора и являются первыми входами блока принятия решения о наличии ошибок, первые входы четвертой схемы сравнения кодов соединены со вторыми входами шестой схемы сравнения кодов и являются вторыми входами блока принятия решения о наличии ошибок, первые входы второго вычитателя соединены со вторыми входами третьего вычитателя, с первыми входами шестого мультиплексора и являются третьими входами блока принятия решения о наличии ошибок, вторые входы четвертой схемы сравнения кодов соединены с первыми входами пятой схемы сравнения кодов и являются четвертыми входами блока принятия решения о наличии ошибок, выход четвертой схемы сравнения кодов соединен с первым управляющим входом четвертого счетчика, с управляющим входом шестого мультиплексора, с J-входом JK-триггера и с третьим входом четвертого элемента И, выходы шестого мультиплексора соединены с первыми входами первого сумматора, выходы третьего счетчика соединены со вторыми входами первого сумматора, выходы первого сумматора соединены с преобразователем локаторов в синхробиты, выход преобразователя локаторов в синхробиты соединен со вторым входом схемы сравнения последовательностей, выход схемы сравнения последовательностей соединен с первым входом третьего элемента И, вторые входы пятой схемы сравнения кодов и первые входы шестой схемы сравнения кодов соединены с шиной кода порога, выход пятой схемы сравнения кодов соединен с первым входом второго элемента И, выход шестой схемы сравнения кодов соединен со вторым входом второго элемента И, выход второго элемента И соединен со вторым входом третьего элемента И, со входом первого инвертора и с первым входом четвертого элемента И, выход третьего элемента И является четвертым выходом блока принятия решения о наличии ошибок, выход первого инвертора является пятым выходом блока принятия решения о наличии ошибок, выходы второго вычитателя соединены с первыми входами пятого мультиплексора и с первыми входами третьей схемы сравнения кодов, выходы третьего вычитателя соединены со вторыми входами пятого мультиплексора и со вторыми входами третьей схемы сравнения кодов, выход третьей схемы сравнения кодов соединен с управляющим входом пятого мультиплексора, со вторым входом элемента И-НЕ и является вторым выходом блока принятия решения о наличии ошибок, выходы пятого мультиплексора соединены со входами третьего селектора нулевого кода, со вторыми входами второго сумматора и являются третьими выходами блока принятия решения о наличии ошибок, инверсный выход третьего селектора нулевого кода соединен с четвертым входом четвертого элемента И, прямой выход третьего селектора нулевого кода соединен с K-входом JK-триггера и со вторым управляющим входом четвертого счетчика, тактовый вход JK-триггера и тактовый вход четвертого счетчика соединены с шиной первого тактового сигнала, инверсный выход JK-триггера соединен со вторым входом четвертого элемента И, выход четвертого элемента И является первым выходом блока принятия решения о наличии ошибок, выходы четвертого счетчика соединены со входами умножителя на два, выходы умножителя на два соединены с первыми входами второго сумматора, выходы второго сумматора соединены с первыми входами седьмой схемы сравнения кодов, вторые входы седьмой схемы сравнения кодов соединены с шиной кода размера окна, выход седьмой схемы сравнения кодов соединен с первым входом элемента И-НЕ, выход элемента И-НЕ соединен с третьим входом третьего элемента И, причем блок формирования потока состояний канала содержит D-триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, пятый элемент И, шестой элемент И, первый элемент ИЛИ, второй элемент ИЛИ, второй инвертор, пятый счетчик, седьмой мультиплексор, восьмой мультиплексор, причем D-вход D-триггера соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является четвертым входом блока формирования потока состояний канала, тактовый вход D-триггера соединен со вторым входом пятого элемента И, со входом второго инвертора, с тактовым входом пятого счетчика и с шиной третьего тактового сигнала, выход D-триггера соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом седьмого мультиплексора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом пятого элемента И и с первым входом второго элемента ИЛИ, выход пятого элемента И соединен с первым входом первого элемента ИЛИ, второй вход первого элемента ИЛИ соединен со вторым входом второго элемента ИЛИ и является первым входом блока формирования потока состояний канала, выход первого элемента ИЛИ соединен со вторым входом шестого элемента И, первый вход шестого элемента И соединен с шиной четвертого тактового сигнала, выход шестого элемента И является первым выходом блока формирования потока состояний канала, выход второго элемента ИЛИ соединен со входом загрузки пятого счетчика, входы данных пятого счетчика соединены с шиной единичного кода, выходы пятого счетчика соединены с первыми входами восьмого мультиплексора, второй вход седьмого мультиплексора является вторым входом блока формирования потока состояний канала, вторые входы восьмого мультиплексора являются третьими входами блока формирования потока состояний канала, выход второго инвертора соединен с управляющим входом седьмого мультиплексора и с управляющим входом восьмого мультиплексора, выход седьмого мультиплексора и выход второго инвертора являются вторыми выходами блока формирования потока состояний канала, выходы восьмого мультиплексора являются третьими выходами блока формирования потока состояний канала.

Взаимодействие введенных функциональных блоков позволяет использовать предлагаемое устройство для измерения параметров ошибок в любых битовых каналах и получать с его помощью в реальном времени непосредственно поток состояний исследуемого канала, включающий кроме информации о пакетах аддитивных ошибок и промежутков между ними также исчерпывающую информацию об ошибках синхронизации (тип ошибки: вставка или выпадение бит и размер ошибки синхронизации - количество бит вставок или выпадений). Введение (помимо некоторых вспомогательных элементов) блока нахождения существенного локатора 8 (предусматривающего обработку относительных локаторов по мажоритарному принципу) для оценки расположения обрабатываемого бита в тестовой последовательности позволяет получать точную информацию об ошибках синхронизации на исследуемом участке последовательности на следующем этапе обработки (блоком принятия решения о наличии ошибок 11). Введение блока формирования потока состояний канала позволяет приводить к удобному для регистрации виду информацию, получаемую с выхода блока принятия решения о наличии ошибок 11.

Сущность изобретения заключается в следующем. Для обнаружения ошибок синхронизации используются тестовые последовательности (M-последовательности, последовательности Де Брейна, модифицированные последовательности Де Брейна), характеризующиеся тем, любые расположенные подряд m бит последовательности (синхросимволы) однозначно определяют ее фазу. Принятая из канала тестовая последовательность преобразуется в поток синхросимволов, в котором выделяются две последовательности одинаковой длины (окна). На основании анализа синхросимволов в каждом окне формируются левая и правая оценки расположения текущего анализируемого бита тестовой последовательности (находящегося в центре между окнами). Найденные оценки позволяют определить наличие и величину вставок или выпадений бит на анализируемом участке тестовой последовательности. По разности оценок можно судить о величине вставки или выпадения. Если разность оценок равна нулю, то вставки или выпадения бит на анализируемом участке тестовой последовательности отсутствуют. Использование мажоритарного принципа анализа синхросимволов при определении оценок позволяет с высокой точностью локализовывать ошибки синхронизации на фоне аддитивных ошибок и определять количество бит вставок и выпадений.

На фиг. 1 приведена функциональная схема предлагаемого устройства измерения параметров ошибок в канале; на фиг.2 приведена функциональная схема блока нахождения существенного относительного локатора; на фиг.3 приведена функциональная схема устройства инициализации (блока нахождения существенного относительного локатора); на фиг.4 приведена функциональная схема блока принятия решения о наличии ошибок; на фиг.5 приведена функциональная схема блока формирования потока состояний канала; на фиг.6 показан линейный регистр сдвига с обратными связями для случая m=5, генерируемая данным регистром М-последовательность, а также таблица соответствия локаторов и синхросимволов для этой последовательности; на фиг.7 поясняется принцип замены двух блоков нахождения существенного относительного локатора на один с буферизацией его выходных данных; на фиг.8 приведен алгоритм функционирования блока нахождения существенного относительного локатора; на фиг.9 приведен пример содержимого буфера относительных локаторов и соответствующее ему содержимое четырех массивов (которые выделяются в оперативном запоминающем устройстве), а также в таблице приведены значения, которыми заполняются массивы в начале работы устройства; на фиг.10 приведена таблица управляющих сигналов y₁...y₂₃. генерируемых устройством управления блоком нахождения существенного относительного локатора; на фиг.11 приведена таблица, поясняющая работу блока формирования потока состояний канала; на фиг.12 приведены временные диаграммы тактовых сигналов устройства измерения параметров ошибок в канале; на фиг.13-16 приведены примеры работы устройства измерения параметров ошибок при различных конфигурациях ошибок.

В описании устройства и на чертежах используются следующие обозначения: m - степень порождающего многочлена М-последовательности (число ступеней линейного регистра сдвига с обратными связями), n - период псевдослучайной последовательности, А - синхросимвол, L - локатор синхросимвола, СТ2 - двоичный счетчик, RG - регистр, SM - сумматор, SB - вычитатель, FIFO - буфер (набор регистров, последовательно соединенных m-разрядными шинами), BF - шинный формирователь, RAM - оперативное запоминающее устройство, MUX - мультиплексор, ША - шина адреса, ШД - шина данных, УИ - устройство инициализации, УУ - устройство управления, INLOC - входящий относительный локатор (in locator), OUTLOC - выходящий относительный локатор (out locator), ENABLE - сигнал разрешения работы блока нахождения существенного относительного локатора, RLOC - существенный относительный локатор (relative locator), NUM - вес существенного относительного локатора (number), LRLOC - существенный относительный локатор левого окна (left relative locator), LNUM - вес существенного относительного локатора левого окна, RRLOC - существенный относительный локатор правого окна (right relative locator), RNUM - вес существенного относительного локатора правого окна, СВ - центральный бит (общий для левого и правого окон) (central bit), SYNCERR, SE - сигнал ошибки синхронизации (synchronization error), INS/DEL - тип ошибки синхронизации: вставка или выпадение бит (insertion/deletion), DL - размер ошибки синхронизации (количество бит), NOISE - сигнал невозможности корректного измерения параметров ошибок (шум), ADDERR, АЕ - сигнал аддитивной ошибки, WRITE - строб записи для внешнего устройства регистрации информации об ошибках, ERRTYPE - тип ошибки (error type), ERRSIZE - размер ошибки (error size), WINSIZE, WS - размер буфера относительных локаторов (window size), INIT - сигнал инициализации для устройства инициализации блока нахождения существенных относительных локаторов, THRESHOLD - порог для весов существенных относительных локаторов левого и правого окон, CLK - первый тактовый сигнал, CLK2 - второй тактовый сигнал, CLK3 - третий тактовый сигнал, CLK4 - четвертый тактовый сигнал, REG1 - буферный регистр 16, REG2 - буферный регистр 19, REG3 - буферный регистр 22, REG4 - буферный регистр 25.

Num - массив, предназначенный для хранения количества соответствующих локаторов (number), Loc - массив, в котором хранятся локаторы в порядке убывания их частоты появления в буфере относительных локаторов (locator), Pos - массив, взаимно обратный к массиву Loc (position), LB - массив, предназначенный для хранения левых границ групп одинаковых количеств локаторов, как если бы локаторы были отсортированы (left bound), Numi, Loci, Posi, LB1 - обозначения, отражающие содержимое буферных регистров REG1, REG2, REG3, REG4 и относящиеся к обработке входящего существенного относительного локатора (INLOC), Num2, Eoc2, Pos2, LB2 - обозначения, отражающие содержимое буферных регистров REG1, REG2, REG3, REG4 и относящиеся к обработке выходящего существенного относительного локатора (OUTLOC), ПЗУ - постоянное запоминающее устройство.

Устройство измерения параметров ошибок (фиг.1) содержит первый регистр сдвига (1), второй регистр сдвига (5), преобразователь синхросимволов в локаторы (2), первый вычитатель (3), первый счетчик (4), буфер относительных локаторов (6), первую схему сравнения кодов (7), блок нахождения существенного относительного локатора (8), буфер существенных относительных локаторов (9), буфер весов существенных относительных локаторов (10), блок принятия решения о наличии ошибок (11), блок формирования потока состояний канала (12).

На вход первого регистра сдвига (1) подается анализируемая битовая последовательность. Первый выход первого регистра сдвига (1) соединен со входом второго регистра сдвига (5). Выход второго регистра сдвига (5) соединен с первым входом схемы сравнения последовательностей (52). Входы преобразователя синхросимволов в локаторы (2) соединены со вторыми выходами первого регистра сдвига (1). Первые входы первого вычитателя (3) соединены с выходами преобразователя синхросимволов в локаторы (2), вторые входы первого вычитателя (3) соединены с выходами первого счетчика (4), выходы первого вычитателя (3) соединены со входами буфера относительных локаторов (6), с первыми входами первой схемы сравнения кодов (7) и с первыми входами блока нахождения существенного относительного локатора (8). Выходы буфера относительных локаторов (6) соединены со вторыми входами первой схемы сравнения кодов (7) и со вторыми входами блока нахождения существенного относительного локатора (8). Выход первой схемы сравнения кодов (7) соединен с третьим входом блока нахождения существенного относительного локатора (8). Первые выходы блока нахождения существенного относительного локатора (8) соединены со входами буфера существенных относительных локаторов (9) и с первыми входами блока принятия решения о наличии ошибок (11), вторые выходы блока нахождения существенного относительного локатора (8) соединены со входами буфера весов существенных относительных локаторов (10) и со вторыми входами блока принятия решения о наличии ошибок (11). Выходы буфера существенных относительных локаторов (9) соединены с третьими входами блока принятия решения о наличии ошибок (11). Выходы буфера весов существенных относительных локаторов (10) соединены с четвертыми входами блока принятия решения о наличии ошибок (11). Первый выход блока принятия решения о наличии ошибок (11) соединен с первым входом блока формирования потока состояний канала (12), второй выход блока принятия решения о наличии ошибок (11) соединен со вторым входом блока формирования потока состояний канала (12), третьи выходы блока принятия решения о наличии ошибок (11) соединены с третьими входами блока формирования потока состояний канала (12), четвертый выход блока принятия решения о наличии ошибок (11) соединен с четвертым входом блока формирования потока сос