Устройство обработки локационного изображения

Устройство обработки локационного изображения

Реферат

 

Изобретение относится к цифровой обработке сигналов и может использоваться при обработке локационных изображений, в частности при обработке двумерных полей откликов радиолокационных, гидролокационных, а также оптоэлектронных датчиков. Достигаемым техническим результатом является уменьшение ошибок компенсации фона в окрестностях локальных неоднородностей интенсивности локационного изображения. Сущность изобретения заключается в том, что заявленное устройство содержит первый блок оценивания, первый блок оперативной памяти, первый блок интерполяции и блок управления, первый, второй, третий и четвертый блоки оперативной памяти, блок предварительного оценивания, два блока оценивания, два блока интерполяции, вычитатель и делитель, что путем реализации оценок параметров фона с использованием методов оценивания медианы обеспечивает устойчивость к воздействию локальных неоднородностей изображения, а также к вариациям распределения его отсчетов. 6 з.п. ф-лы, 13 ил.

Таблицы Т%

Формула изобретения

1. Устройство обработки локационного изображения, содержащее первый блок оценивания, первый блок оперативной памяти, первый блок интерполяции и блок управления, причем выход первого блока оценивания соединен с информационным входом первого блока оперативной памяти, выход которого соединен с информационным входом первого блока интерполяции, первый вход блока управления является первым синхровходом устройства, второй и третий входы блока управления соединены соответственно с первым и вторым адресными входами первого блока интерполяции и являются первым и вторым установочными входами устройства, первый и второй выходы блока управления соединены соответственно с первым и вторым адресным входами первого блока оперативной памяти, третий выход блока управления соединен со входом записи первого блока оперативной памяти, четвертый и пятый выходы блока управления соединены соответственно с третьим и четвертым адресными входами первого блока интерполяции, шестой, седьмой и восьмой выходы блока управления соединены с первым, вторым и третьим синхровходами первого блока интерполяции, отличающееся тем, что в него введены второй, третий и четвертый блоки оперативной памяти, блок предварительного оценивания, второй блок оценивания, второй блок интерполяции, вычитатель и делитель, причем выход третьего блока оперативной памяти соединен с соединенными между собой информационными входами первого блока оценивания и блока предварительного оценивания, выход блока предварительного оценивания соединен с информационным входом второго блока оценивания, выход второго блока оценивания соединен с информационным входом второго блока оперативной памяти, выход которого соединен с информационным входом второго блока интерполяции, первый и второй входы вычитателя соединены с выходами соответственно третьего блока оперативной памяти и первого блока интерполяции, выход вычитателя соединен с первым входом делителя, второй вход которого соединен с выходом второго блока интерполяции, выход делителя соединен с информационным входом четвертого блока оперативной памяти, выход которого является выходом устройства, первый адресный вход третьего блока оперативной памяти является первым адресным входом устройства, а вход записи третьего блока оперативной памяти является вторым синхровходом устройства, второй и третий входы блока управления соединены соответственно с первым и вторым адресными входами второго блока интерполяции, первый и второй выходы блока управления соединены соответственно с первым и вторым адресным входами второго блока оперативной памяти, третий выход блока управления соединен со входом записи второго блока оперативной памяти, четвертый и пятый выходы блока управления соединены соответственно с третьим и четвертым адресными входами второго блока интерполяции, шестой, седьмой и восьмой выходы блока управления соединены с первым, вторым и третьим синхровходами второго блока интерполяции, девятый выход блока управления соединен со вторым адресным входом третьего блока оперативной памяти, десятый выход блока управления соединен со входом считывания третьего блока оперативной памяти, одиннадцатый выход блока управления соединен с синхровходом блока предварительного оценивания, двенадцатый выход блока управления соединен с объединенными между собой первыми синхровходами первого и второго блоков оценивания, тринадцатый выход блока управления соединен с объединенными между собой вторыми синхровходами первого и второго блоков оценивания, четырнадцатый выход блока управления соединен с объединенными между собой первыми адресными входами первого и второго блоков оценивания, пятнадцатый выход блока управления соединен с объединенными между собой вторыми адресными входами первого и второго блоков оценивания, шестнадцатый выход блока управления соединен с объединенными между собой третьими адресными входами первого и второго блоков оценивания, семнадцатый выход блока управления соединен с объединенными между собой третьими синхровходами первого и второго блоков оценивания, восемнадцатый выход блока управления соединен с объединенными между собой четвертыми синхровходами первого и второго блоков оценивания, девятнадцатый выход блока управления соединен со вторым адресным входом четвертого блока оперативной памяти, вход записи которого соединен с двадцатым выходом блока управления, первый адресный вход четвертого блока оперативной памяти является вторым адресным входом устройства, а вход считывания четвертого блока оперативной памяти является третьим синхровходом устройства.

2. Устройство по п. 1, отличающееся тем, что блок предварительного оценивания содержит первый, второй и третий регистры, вычитатель, умножитель на два, сумматор и блок вычисления модуля, причем входы записи первого, второго и третьего регистра объединены между собой и являются синхровходом блока предварительного оценивания, информационный вход первого регистра является входом блока предварительного оценивания, выход первого регистра соединен с первым входом вычитателя и с информационным входом второго регистра, выход которого соединен со входом умножителя на два и с информационным входом третьего регистра, выход которого соединен с первым входом сумматора, выход умножителя на два соединен со вторым входом вычитателя, выход которого соединен со вторым входом сумматора, выход которого соединен со входом блока вычисления модуля, выход последнего является выходом блока предварительного оценивания.

3. Устройство по п. 1, отличающееся тем, что блок оценивания содержит блок гистограммирования и блок вычисления медианы, причем информационный вход блока гистограммирования является информационным входом блока оценивания, выход блока оценивания соединен с информационным входом блока вычисления медианы, выход которого является выходом блока оценивания, кроме того, первый и второй синхровходы блока гистограммирования являются соответственно первым и вторым синхровходами блока оценивания, первый и второй адресные входы блока гистограммирования являются соответственно первым и вторым адресными входами блока оценивания, третий адресный вход блока гистограммирования соединен с адресным входом блока вычисления медианы и является третьим адресным входом блока оценивания, а первый и второй синхровходы блока вычисления медианы являются соответственно третьим и четвертым синхровходами блока оценивания.

4. Устройство по п. 1, отличающееся тем, что блок гистограммирования содержит коммутатор, блок оперативной памяти, сумматор и регистр, причем первый информационный вход коммутатора является информационным входом блока гистограммирования, второй информационный вход коммутатора является первым адресным входом блока гистограммирования, выход коммутатора соединен с первым адресным входом блока оперативной памяти, второй и третий адресные входы блока оперативной памяти являются соответственно вторым и третьим адресными входами блока гистограммирования, выход блока оперативной памяти является выходом блока гистограммирования, а также соединен с первым входом сумматора, второй вход которого соединен с шиной значения единицы, выход сумматора соединен с информационным входом регистра, выход которого соединен с информационным входом блока оперативной памяти, вход управления коммутатора и вход обнуления регистра соединены между собой и являются первым синхровходом блока гистограммирования, вход записи блока оперативной памяти и вход записи регистра соединены между собой и являются вторым синхровходом блока гистограммирования.

5. Устройство по п. 1, отличающееся тем, что блок вычисления медианы содержит сумматор, первый и второй регистры и компаратор, причем вход записи первого регистра является первым синхровходом блока вычисления медианы, информационный вход второго регистра является адресным входом блока вычисления медианы, входы обнуления первого и второго регистров объединены между собой и являются третьим синхровходом блока вычисления медианы, первый вход сумматора является информационным входом блока вычисления медианы, выход сумматора соединен с. информационным входом первого регистра, выход которого соединен с соединенными между собой вторым входом сумматора и первым входом компаратора, второй вход которого соединен с шиной значения No/2, где No - общее число отсчетов в зоне оценивания, выход компаратора соединен со входом записи второго регистра, выход которого является выходом блока вычисления медианы.

6. Устройство по п. 1, отличающееся тем, что блок линейной интерполяции содержит первый и второй весовые блоки, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока линейной интерполяции, первые входы первого и второго весовых блоков являются соответственно третьим и четвертым входами блока линейной интерполяции, выход делителя соединен с объединенными между собой вторыми входами весовых блоков, выходы которых соединены соответственно с первым и вторым входами сумматора, выход которого является выходом блока линейной интерполяции.

7. Устройство по п. 1, отличающееся тем, что блок квадратичной интерполяции содержит первый, второй, третий и четвертый весовые блоки, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока квадратичной интерполяции, первые входы первого, второго, третьего и четвертого весовых блоков являются соответственно третьим, четвертым, пятым и шестым входами блока квадратичной интерполяции, выход делителя соединен с объединенными между собой вторыми входами первого, второго, третьего и четвертого весовых блоков, выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами сумматора, выход которого является выходом блока квадратичной интерполяции.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25, Рисунок 26, Рисунок 27, Рисунок 28, Рисунок 29, Рисунок 30, Рисунок 31, Рисунок 32, Рисунок 33, Рисунок 34, Рисунок 35, Рисунок 36

NF4A Восстановление действия патента

Дата, с которой действие патента восстановлено: 10.05.2011

Дата публикации: 10.05.2011