Устройство приема и обработки информации

Устройство приема и обработки информации

Реферат

 

Изобретение относится к технике электросвязи и может быть использовано на базовой станции для приема, анализа и обработки информации в сетях радиосвязи с пакетной передачей данных, с возможностью идентификации применяемых в цифровых системах связи и, в частности, в глобальных наземных сетях пакетной радиосвязи коммуникационных протоколов High Level Data Link Control (HDLC) и Frame Relay (FR), а также для обеспечения контроля качества канала связи. Целью изобретения является разработка устройства приема и обработки информации, обеспечивающего повышение пропускной способности как в каналах с постоянными, так и с переменными параметрами, за счет выбора оптимального коммуникационного протокола на основе контроля качества канала. Устройство содержит блок памяти (1), декодер (2), блок анализа качества канала (3), блок анализа и обработки (4), блок коррекции (5), блок коммутации (6), адаптер мультиплексного канала (7) и N радиоприемных устройств (8). 2 з.п.ф-лы, 18 ил.

Изобретение относится к технике электросвязи и может быть использовано на базовой станции для приема, анализа и обработки информации в сетях радиосвязи с пакетной передачей данных, с возможностью идентификации применяемых в цифровых системах связи и, в частности, в глобальных наземных сетях пакетной радиосвязи коммуникационных протоколов High Level Data Link Control (HDLC) и Frame Relay (FR), а также обеспечения контроля качества канала связи и выбора для работы в сети передачи данных на основе контроля соответствующего протокола.

Известный аналог предлагаемого устройства (см., например, а.с. СССР 1083382, МПК Н 04 В 7/26, 1984 г.) содержит в составе устройства в передающей части последовательно соединенные блок ввода сообщений, первый кодер и передатчик, а в приемной части последовательно соединенные приемник, блок контроля занятости каналов и первый элемент, а также хронизатор, декодер и блок формирования приоритета.

Однако аналог при его работе не обеспечивает требуемой пропускной способности, достоверности и полноты охвата наблюдением совокупности радиоэлектронных средств, находящихся в зоне связи, так как прием информации одновременно возможен только на одной из частот, выделенных на группу станций, тогда как по условиям работы необходимо обеспечить одновременный прием сигналов на разных частотах группы станций в заданном районе.

Известно устройство приема и передачи информации (см., например, а.с. СССР 1453605, МПК Н 04 В 7/26, 1989 г.), содержащее приемопередающий блок, приемник, первый кодер, блок контроля занятости канала, блок формирования приоритета, блок маршрутизации, блок памяти, блок ввода сообщения и ряд других элементов, позволяющих осуществлять передачу и прием информации.

Недостатком данного устройства является низкая пропускная способность, что, в частности, обусловливает низкую эффективность полноты наблюдения за каналами приема и обработки данных, передаваемых на разных частотах, так как аналог реализует прием данных методом последовательной перестройки по заданным рабочим частотам.

Известно устройство поиска информации (см. , например, патент РФ 2133500, МПК G 06 F 15/40, опубликован 20.07.99 г.), содержащее коммутаторы, регистры, блок сравнения, блок коррекции, дешифраторы, блок селекции и другие элементы, в совокупности позволяющих осуществлять поиск информации.

Недостатком данного устройства является узкая область применения, так как известное устройство позволяет принимать и анализировать информацию с идентификацией только одного типа протокола, в частности коммуникационный протокол Frame Relay (FR).

Наиболее близким по технической сущности к заявленному является устройство передачи и приема информации (прототип) по патенту РФ 2107995, МПК 6 Н 04 В 7/26, опубликован 27.03.98, содержит приемопередающий блок, блок памяти, блок маршрутизации, декодер, элемент И, радиоприемные устройства, коммутатор, адаптер мультиплексного канала.

Первый выход приемопередающего блока подключен к передающей антенне, его первый и второй входы связаны соответственно с третьим выходом декодера и выходом блока памяти, а третий вход подключен к приемной антенне. Первый выход декодера подключен к входу блока маршрутизации, а второй его выход подключен параллельно к вторым входам блока памяти и элемента И. Первый и второй выходы блока маршрутизации подключены соответственно к первым входам блока памяти и элемента И, третий вход блока памяти является первым входом устройства, а выход элемента И является первым выходом устройства. Устройство передачи и приема информации (прототип) реализует прием кодограмм методом последовательной перестройки по заданным рабочим частотам.

Основными недостатками данного устройства являются: - относительно низкая пропускная способность, так как прототип реализует прием и обработку данных на разных частотах методом последовательной перестройки по заданным рабочим частотам; - ограниченная область применения, так как известное устройство не позволяет провести контроль качества канала связи с переменными параметрами, анализ и идентификацию используемого коммуникационного протокола в ходе сеанса обменом информацией.

Целью изобретения является разработка устройства приема и обработки информации (УПОИ), обеспечивающего повышение пропускной способности как в каналах с постоянными, так и с переменными параметрами, за счет выбора оптимального коммуникационного протокола на основе контроля качества канала.

Для достижения поставленных целей в известное устройство передачи и приема информации, содержащее N радиоприемных устройств, где N=1, 2, 3,..., входы которых подключены к соответствующим N антеннам, а их синхронизирующие выходы являются синхронизирующими выходами устройства, причем информационный и синхронизирующий выходы i-го приемника, где i=1, 2,....N, подключены к соответствующим i-м информационным и i-м синхронизирующим входам адаптера мультиплексного канала, N информационных выходов которого подключены к соответствующим N информационным входам блока коммутации, а также являются информационными выходами устройства, тактовый и управляющий выходы адаптера мультиплексного канала и его первый, второй и третий управляющие входы кода адреса, являются соответственно тактовым и управляющим выходами и первым, вторым и третьим управляющими входами кода адреса устройства, декодер, абонентский выход которого подключен к входу блока памяти, информационные выходы блока памяти и декодера являются информационными выходами устройства, а абонентские выходы блока памяти и декодера являются абонентскими выходами устройства, дополнительно введены блок анализа качества канала, блок анализа и обработки, блок коррекции. Первый и второй информационные выходы блока анализа и обработки подключены соответственно к первому и второму входам дешифратора и к первому и второму выходам блока анализа качества канала, третий информационный и первый управляющий выходы блока анализа и обработки подключены к первому информационному и первому управляющему входам блока анализа качества канала, второй, третий и четвертый информационные входы, а также второй и третий управляющие входы которого подключены соответственно к четвертому, пятому и шестому информационным, к второму и третьему управляющим выходам блока анализа и обработки. Второй тактовый вход блока анализа и обработки подключен к выходу блока коррекции и тактовому входу блока анализа качества канала, первый и второй управляющие выходы которого подключены соответственно к четвертому и первому управляющим входам блока анализа и обработки, первый тактовый вход которого подключен к тактовому входу блока коррекции, и к тактовому выходу адаптера мультиплексного канала. Информационный вход блока анализа и обработки подключен к информационному выходу блока коммутации и информационному входу блока коррекции, первый, второй, третий адресные входы блока коммутации подключены соответственно к первому, второму и третьему адресному входам адаптера мультиплексного канала, а четвертый и пятый управляющие входы данных и адреса блока коммутации являются управляющими входами устройства.

Блок анализа качества канала состоит из первого и второго модулей контроля качества канала, коммутатора, первый, второй и третий информационные входы которого являются соответственно четвертым, пятым и шестым информационными входами блока, первый, второй, и третий выходы коммутатора подключены соответственно к первому, второму, и третьему входам первого модуля контроля качества канала, выход которого является вторым информационным выходом блока, второго модуля контроля качества канала, первый информационный и первый управляющий входы которого являются соответственно первым информационным и первым управляющим входами блока, информационный выход второго модуля контроля качества канала является первым информационным выходом блока, а первый и второй управляющие выходы второго модуля контроля качества канала являются соответственно первым и вторым управляющими выходами блока.

Блок анализа и обработки состоит из первого, второго и третьего регистров, модуля сравнения, регистра стратегии поиска, модуля дешифрации, коммутатора, первый информационный выход которого подключен к информационному входу третьего регистра, второй информационный выход коммутатора является третьим информационным выходом блока, информационный вход первого регистра подключен к первому входу коммутатора и одновременно является информационным входом блока, тактовый вход первого регистра подключен к тактовому входу модуля сравнения и является первым тактовым входом блока, i-й информационный выход первого регистра, где i=1, 2,...,8, подключены к i-ым информационным входам модуля сравнения, выход которого соединен с управляющим входом регистра стратегии поиска и вторым управляющим входом коммутатора, тактовый вход регистра стратегии поиска подключен к тактовым входам второго и третьего регистров и является вторым тактовым входом блока, выход регистра стратегии поиска подключен к входу второго регистра и третьему управляющему входу коммутатора, а также к управляющему входу модуля дешифрации, выход второго регистра подключен к управляющему входу третьего регистра и является третьим управляющим выходом блока, j-й информационный выход третьего регистра, где j= 1, 2,..., 16, подключены к j-му информационному входу модуля дешифрации, причем девятый, десятый и четырнадцатый выходы третьего регистра являются соответственно четвертым, пятым и шестым информационными выходами блока, первый и второй управляющие выходы модуля дешифрации являются соответственно первым и вторым управляющими выходами блока, а первый и второй информационные выходы модуля дешифрации являются соответственно первым и вторым информационными выходами блока.

Благодаря новой совокупности существенных признаков за счет введения блока анализа качества канала, блока анализа и обработки, блока коррекции, обеспечивается повышение пропускной способности как в каналах с постоянными, так и с переменными параметрами на основе распознавания и выбора коммуникационного протокола FR или HDLC за счет контроля качества канала связи в сетях радиосвязи с пакетной передачей данных.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественными всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного устройства условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленною объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".

Заявленное устройство поясняется чертежами: фиг.1 изображает электрическую функциональную схему предлагаемого устройства; фиг. 2 - электрическая функциональная схема блока анализа качества канала; фиг. 3 - электрическая функциональная схема первого модуля контроля качества канала 3,3; фиг. 4 - электрическая функциональная схема второго модуля контроля качества канала 3.1; фиг.5 - электрическая функциональная схема блока анализа и обработки; фиг.6 - электрическая функциональная схема модуля дешифрации 4.7; фиг.7 - электрическая функциональная схема блока коммутации; фиг.8 - алгоритм синтаксического распознавания интерфейса локального управления протокола FR с синхронно-симплексной стратегией управления по постоянному выделенному каналу; фиг.9 - формат информационного кадра протокола FR; фиг.10 - формат управляющего кадра "Запрос состояния" протокола FR; фиг. 11 - формат управляющего кадра "Состояние канала, канал активен" протокола FR; фиг. 12 - формат управляющего кадра "Состояние канала, канал не активен" протокола FR; фиг. 13 - счетчики событий, используемые для синхронизации процессов управления LMI протокола FR; фиг. 14 - счетчики времени, используемые для синхронизации процессов управления LMI протокола FR; фиг.15 - формат кадров HDLC; фиг. 16 - структура области управления кадров основного формата коммуникационных протоколов подмножества HDLC.

Устройство приема и обработки информации, показанное на фиг.1, содержит блок памяти 1, декодер 2, блок анализа качества канала 3, блок анализа и обработки 4, блок коррекции 5, блок коммутации 6, адаптер мультиплексного канала 7, а также N радиоприемных устройств 8, где N=1, 2, 3,..., входы которых подключены к соответствующим N антеннам, а их синхронизирующие выходы являются синхронизирующими выходами устройства, причем информационный и синхронизирующий выходы i-го приемника, где i=1, 2,.... N, подключены к соответствующим i-м информационным и i-м синхронизирующим входам адаптера мультиплексного канала 7, N информационных выходов которого подключены к соответствующим N информационным входам блока коммутации 6, а также являются информационными выходами устройства, тактовый и управляющий выходы адаптера мультиплексного канала 7 и его первый, второй и третий управляющие входы кода адреса, являются соответственно тактовым и управляющим выходами и первым, вторым и третьим управляющими входами кода адреса устройства, декодер 2, абонентский выход которого подключен к входу блока памяти 1, информационные выходы блока памяти 1 и декодера 2 являются информационными выходами устройства, а абонентские выходы блока памяти 1 и декодера 2 являются абонентскими выходами устройства. Первый и второй информационные выходы блока анализа и обработки 4 подключены соответственно к первому и второму входам декодера 2 и к первому и второму выходам блока анализа качества канала 3, третий информационный и первый управляющий выходы блока анализа и обработки 4 подключены к первому информационному и первому управляющему входам блока анализа качества канала 3, второй, третий и четвертый информационные входы, а также второй и третий управляющие входы которого подключены соответственно к четвертому, пятому и шестому информационным, к второму и третьему управляющим выходам блока анализа и обработки 4. Второй тактовый вход блока анализа и обработки 4 подключен к выходу блока коррекции 5 и тактовому входу блока анализа качества канала 3, первый и второй управляющие выходы которого подключены соответственно к четвертому и первому управляющим входам блока анализа и обработки 4, первый тактовый вход которого подключен к тактовому входу блока коррекции 5 и к тактовому выходу адаптера мультиплексного канала 7. Информационный вход блока анализа и обработки 4 подключен к информационному выходу блока коммутации 6 и информационному входу блока коррекции 5. Первый, второй, третий адресные входы блока коммутации 6 подключены соответственно к первому, второму и третьему адресному входам адаптера мультиплексного канала 7, а четвертый и пятый управляющие входы данных и адреса блока коммутации 6 являются управляющими входами устройства.

Блок памяти 1 предназначен для предварительной записи, хранения и определения приоритета кодограммы, поступающей от абонентского устройства ввода вывода данных (УВВД) и последующей ее обработки в аппаратуре звена передачи данных (ЗПД), состоящий из первого 1.1 и второго 1.2 кодеров, первого 1.3, второго 1.4 и третьего 1.5 элементов И, компаратора 1.6, первого 1.7 и второго 1.8 регистров памяти, блока запоминания 1.9. Вариант построения кодеров 1.1, 1.2, первого регистра памяти 1.7 известны и описаны, например, в книге В. В. Шляпоберского "Основы техники передачи дискретных сообщений" (М.: Связь, 1973, с. 155, рис. 3.45, с. 106, рис.3.1 соответственно). Вариант построения элементов И (1.3, 1.4, 1.5), компаратора 1.6 представлены в книге М. И. Богданович, И. Н. Грель, С.А. Дубина, В.А. Прохоренко, В.В. Шалимо "Цифровые интегральные микросхемы", справочник (Минск.: Беларусь, 1996, с. 47, рис. 2, 9, с.268, рис.2, 190). Вариант построения блока запоминания 1,9 представлен в книге Ю.Н. Ерофеева, "Импульсные устройства", учебное пособие для радиотехнических специальностей вузов (М.: Высшая школа, 1989, с. 457, рис. 9,1).

Декодер 2 осуществляет кодопреобразование поступающей на него последовательности и выделение адресной и информационной частей сообщения. Число выходов декодера 2 соответствует количеству разрядов в комбинациях преобразованного кода. Вариант построения декодера 2 известен и описан, например, в книге В.В. Шляпоберского "Основы техники передачи дискретных сообщений" (М.: Связь, 1973, с.372, рис.6,18).

Блок анализа качества канала 3, показанный на фиг.2, предназначен для контроля качества канала связи при работе по протоколам FR и HDLC и выдачи сигнала в аппаратуру ЗПД местной станции на вхождение в связь по протоколу при заданном качестве канала связи. Блок анализа качества канала 3 состоит из первого 3.3 и второго 3.1 модулей контроля качества канала и коммутатора 3.2. Первый модуль контроля качества канала 3.3, показанный на фиг.3, предназначен для контроля качества канала связи при работе аппаратуры ЗПД по протоколу HDLC и выдачи сигнала в аппаратуру ЗПД местной станции на вхождение в связь по протоколу FR при заданном качестве канала связи состоит из элемента И-НЕ 3.3.1, коммутатора 3.3.2, триггера 3.3.3. элемента исключающее ИЛИ 3.3.4, счетчика искаженных кадров 3.3.5, счетчика кадров 3.3.6, элемента сравнения 3.3.7. Выход элемента И-НЕ 3.3.1 подключен к управляющему входу коммутатора 3.3.2, тактовому входу триггера 3.3.3, тактовому входу счетчика искаженных кадров 3.3.5, тактовому входу счетчика кадров 3.3.6. Выход счетчика кадров 3.3.6 подключен ко второму информационному входу триггера 3.3.3 и управляющему входу элемента сравнения 3.3.7, информационный вход которого подключен к выходу счетчика искаженных кадров 3.3.5. Информационный вход счетчика искаженных кадров 3.3.5 подключен к выходу элемента исключающее ИЛИ 3.3.4. управляющий вход счетчика искаженных кадров 3.3.5 подключен ко второму выходу триггера 3.3.3. Первый выход триггера 3.3.3 подключен к первому входу элемента исключающее ИЛИ 3.3.4, второй вход которого подключен к выходу коммутатора 3.3.2 и первому информационному входу триггера 3.3.3. Информационный вход коммутатора 3.3.2 является первым входом блока 3.3. Первый и второй входы элемента И-НЕ 3.3.1 являются соответственно вторым и третьим входами блока 3.3. Выход элемента сравнения 3.3.7 является информационным выходом блока 3.3. Элемент И-НЕ 3.3.1 предназначен для логической развязки сигналов между входами и выходами микросхем. Вариант построения элемента И-НЕ известен и описан, например, в книге М.И. Богданович, И.Н. Грель, С.А. Дубина, В. А. Прохоренко, В.В. Шалимо, "Цифровые интегральные микросхемы", справочник (Минск. : Беларусь, 1996, с.46, рис.2,8) и может быть реализован на микросхеме серии К555ЛАЗ.

Коммутатор 3.2 предназначен для коммутации входной цифровой последовательности на вход блока анализа качества канала 3, первого блока контроля качества канала 3.3. Коммутатор 3.3.2 предназначен для коммутации входной цифровой последовательности на вход элементов исключающее ИЛИ 3.3.4 и триггера 3.3.3. Схемы построения коммутаторов 3.2 и 3.3.2 известны и представлены, например, в книге В. Л. Шило "Популярные цифровые микросхемы": справочник (М. : Радио и связь, 1987, с.226, рис.2,27,- Массовая радиобиблиотека, Вып.11 11) и могут быть реализованы на микросхемах серии К555ИП7.

Триггер 3.3.3 предназначен для задержки входного сигнала на один такт. Вариант построения триггера представлен в книге В. Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.78, рис.1,57, - Массовая радиобиблиотека, Вып.1111) и может быть реализован на микросхемах серии К555ТМ9.

Элемент исключающее ИЛИ 3.3.4 предназначен для логической развязки сигналов между входами и выходами микросхем. Вариант построения элемента исключающее ИЛИ представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.57, рис.1,35, - Массовая радиобиблиотека, Вып.1111).

Счетчик искаженных кадров 3.3.5 предназначен для подсчета числа перезапросов от удаленной станции. Счетчик искаженных кадров представляет собой последовательный регистр. Схемы регистров известны и описаны, например, в а. с. СССР 1591072, МПК⁶ G 11 C 19/00, заявл. 23.11.88, опубл. 7.09.90 и могут быть реализованы на микросхемах серии К 555 ИР 8.

Счетчик кадров 3.3.6 предназначен для подсчета общего числа информационных и супервизорных кадров HDLC, т.е. интервала для контроля качества канала связи. Вариант построения счетчика представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.94, рис. 1,69, - Массовая радиобиблиотека, Вып.1111) и может быть реализован на микросхемах серии К155ИЕ8.

Схема сравнения 3.3.7 предназначена для сравнения количества ошибок и канале связи с заданным порогом. Вариант построения схемы сравнения представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.273, рис.2,68, - Массовая радиобиблиотека, Вып.1111) и может быть реализован на микросхемах серии К555СП1.

Второй модуль контроля качества канала 3.1, показанный на фиг.4, предназначен для контроля качества канала связи при работе аппаратуры ЗПД по протоколу FR и выдачи сигнала в аппаратуру ЗПД местной станции на вхождение в связь по протоколу HDLC при приеме кадра "Канал не активен", состоит из первого регистра стратегии поиска 3.1.1, первого регистра 3.1.2, второго регистра 3.1.3, дешифратора 3.1.4, второго регистра стратегии поиска 3.1.5. Первый выход первого регистра стратегии поиска 3.1.1 подключен к первому выходу второго регистра стратегии поиска 3.1.5 и является одновременно первым управляющим выходом блока 3.1. Второй выход первого регистра стратегии поиска 3.1.1 подключен к управляющему входу первого регистра 3.1.2, второму выходу второго регистра стратегии поиска 3.1.5, управляющему входу дешифратора 3.1.4 и является одновременно вторым управляющим выходом блока 3.1. Выход первого регистра 3.1.2 подключен к управляющему входу второго регистра 3.1.3, выход которого подключен к информационному входу дешифратора 3.1.4, второй выход которого подключен к управляющему входу второго регистра стратегии поиска 3.1.5. Тактовый вход первого регистра стратегии поиска 3.1.1 подключен к тактовым входам первого 3.1.2, второго 3.1.3 регистров, второго регистра стратегии поиска 3.1.5 и является одновременно тактовым входом блока 3.1. Информационный вход второго регистра 3.1.3 и управляющий вход первого регистра стратегии поиска 3.1.1 являются соответственно информационным и управляющим входом блока 3.1. Первый выход дешифратора 3.1.4 является информационным выходом блока 3.1.

Первый регистр стратегии поиска 3.1.1 предназначен для задержки управляющего сигнала на пятьдесят шесть и шестьдесят четыре такта, второй регистр стратегии поиска 3.1.5 предназначен для задержки управляющего сигнала на двадцать четыре и тридцать два такта, второй регистр 3.1.3 предназначен для последовательного выделения восьми элементов входного цифрового потока. Схемы регистров известны и описаны, например, в а.с. 1591072 СССР, МПК⁶ G 11 C 19/00, заявл. 23.11.88, опубл. 7.09.90 и могут быть реализованы на микросхемах серии К555ИР8.

Первый регистр 3.1.2 предназначен для выработки управляющего импульса на обнуление содержания ячеек второго регистра 3.1.3 после считывания с них информации. Вариант построения регистра представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.78, рис. 1.57, - Массовая радиобиблиотека. Вып.1111) и может быть реализован на микросхемах серии К555ТМ9.

Дешифратор 3.1.4 предназначен для преобразования октетов "Идентификатор информационного элемента о состоянии канала" и октета, указывающего на то, что данный канал "не активный" (фиг.12), поступивших со второго регистра 3.1.3 соответственно в управляющий сигнал на управляющем входе второго регистра стратегии поиска 3.1.5 и управляющий сигнал на первом информационном выходе блока анализа и обработки. Вариант построения дешифратора известен и описан, например, в книге В. В. Шляпоберского "Основы техники передачи дискретных сообщений" (М.: Связь, 1973, с.146, рис. 3.36) и может быть реализован на микросхемах серии К555ИД7.

Блок анализа и обработки 4, показанный на фиг.5, предназначен для анализа и обработки входной цифровой последовательности и состоит из коммутатора 4.1, первого 4.2, второго 4.5 и третьего 4.6 регистров, модуля сравнения 4.3, регистра стратегии поиска 4.4, модуля дешифрации 4.7.

Коммутатор 4.1 предназначен для коммутации входной цифровой последовательности на вход третьего регистра 4.6, а также на вход второго блока контроля качества канала 3.1. Вариант построения коммутатора представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с. 226, рис. 2,27, - Массовая радиобиблиотека, Вып.1111) и может быть реализован на микросхемах серии К555ИП7.

Первый регистр 4.2 предназначен для последовательного выделения восьми элементов входного цифрового потока, поступающего на его информационный вход, регистр стратегии поиска 4.4 предназначен для задержки управляющего сигнала, поступающего на его вход, на шестнадцать тактов, третий регистр 4.6 предназначен для последовательного выделения шестнадцати элементов входного цифрового потока. Схемы регистров известны и описаны, например, в а.с. 1591072 СССР, МПК⁶ G 11 C 19/00, заявл. 23.11.88, опубл. 7.09.90 и могут быть реализованы на микросхемах серии К555ИР8.

Модуль сравнения 4.3 предназначен для определения наличия на его первом-восьмом информационных входах кодовой комбинации 01111110, соответствующей "флагу". Вариант построения модуля сравнения представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с. 273, рис.2.68, - Массовая радиобиблиотека, Вып.1111) и может быть реализован на микросхемах серии К555СП1.

Второй регистр 4.5 предназначен для выработки управляющего импульса на обнуление содержания ячеек третьего регистров 4.6 после считывания с них информации. Вариант построения регистра представлен в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.78, рис. 1.57, - Массовая радиобиблиотека. Вып.1111) и может быть реализован на микросхемах серии К555ТМ9.

Модуль дешифрации 4.7, показанный на фиг.6, предназначен для подключения цифрового потока к блоку анализа качества канала 3 при осуществлении обмена данными по протоколу HDLC или FR соответственно, а также выдачи сигнала в аппаратуру 3ПД местной станции на смену протокола при получении соответствующей команды от удаленной станции, состоит из первого дешифратора 4.7.1, второго дешифратора 4.7.2, элемента ИЛИ 4.7.3, триггера 4.7.4. Первый и второй выходы первого дешифратора 4.7.1 подключены соответственно к первому и второму входам элемента ИЛИ 4.7.3, выход которого подключен к первому входу триггера 4.7.4. Второй вход триггера 4.7.4 подключен к третьему выходу первого дешифратора 4.7.1 и является одновременно первым управляющим выходом блока 4.7. Управляющий вход первого дешифратора 4.7.1 подключен к управляющему входу второго дешифратора 4.7.2 и является управляющим входом блока 4.7. Первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой входы первого дешифратора 4.7.1 являются соответственно девятым, десятым, одиннадцатым, двенадцатым, тринадцатым, четырнадцатым, пятнадцатым, шестнадцатым информационными входами блока 4.7. Первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой входы второго дешифратора 4.7.2 являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым информационными входами блока 4.7. Выход второго дешифратора 4.7.2 является вторым управляющим выходом блока 4.7. Первый и второй выходы триггера 4.7.4 являются соответственно первым и вторым информационными выходами блока 4.7.

Первый дешифратор 4.7.1 предназначен для преобразования октетов "SABM" и "DM" в пределах кадра HDLC (фиг.16), третьего октета канала локального управления (LMI) в пределах кадра FR (фиг.11, 12), поступивших с третьего регистра 4.6, в информацию о наличии одного из трех сообщений протоколов HDLC или FR.

Второй дешифратор 4.7.2 предназначен для преобразования второго октета в пределах кадра HDLC (фиг. 15), поступивших с третьего регистра 4.6, в информацию о работе аппаратуры ЗПД по протоколу HDLC. Вариант построения дешифраторов известны и описаны, например, в книге В.В. Шляпоберского "Основы техники передачи дискретных сообщений" (М.: Связь, 1973, с. 146, рис. 3.36) и может быть реализована на микросхемах серии К555ИД7.

Элемент ИЛИ 4.7.3 предназначен для логической развязки сигналов между входами и выходами микросхем. Вариант построения элемента ИЛИ известен и описан, например, в книге М. И. Богданович, И.Н. Грель, С.А. Дубина, В.А. Прохоренко, В. В. Шалимо, "Цифровые интегральные микросхемы", справочник (Минск. : Беларусь, 1996, с.61, рис.2, 15) и может быть реализован на микросхемах серии К555ЛЛ1.

Триггер 4.7.4 предназначен для выработки управляющего сигнала на первом или втором выходе в зависимости от управляющего сигнала соответственно на его первом или втором входе. Вариант построения триггера известен и представлен, например, в книге В.Л. Шило "Популярные цифровые микросхемы": справочник (М.: Радио и связь, 1987, с.63, рис.1.42, - Массовая радиобиблиотека, Вып.1111).

Блок коррекции 5 предназначен для выявления и удаления бит "прозрачности", включаемых в цифровую последовательность и на передающей станции с целью исключения случайного появления комбинации, соответствующей "флагу". Вариант построения блока коррекции известен и представлен на фиг.2 в патенте РФ 2100839, МПК G 06 F 15/40, опубл. 27.12.97. В частности, такая схема может быть реализована на микросхемах серии К555.

Блок коммутации 6, показанный на фиг.7, предназначен для записи входных данных и адреса, а также автоматической коммутации любого из N выходов адаптера мультиплексного канала 7 к входу блока анализа и обработки 4 и блоку коррекции 5 и состоит из регистра входных данных 6.1, регистра адреса 6.2, мультиплексора 6.3. Регистр входных данных 6.1 представляет собой асинхронный peгистр памяти, обеспечивающий запись и хранение входной цифровой последовательности, N информационных входов которого являются информационными входами блока. Информационные выходы регистра входных данных 6.1 подключены к информационным входам мультиплексора 6.3, адресные входы которого подключены к выходам регистра адреса 6.2, адресные входы которого являются первым, вторым и третьим адресными входами блока. Управляющие входы регистра входных данных 6.1 и регистра адреса 6.2 являются соответственно четвертым и пятым управляющими входами данных и адреса блока коммутации 6. Информационный выход мультиплексора 6.3 является информационным выходом блока.

Вариант построения блока коммутации 6, известен и описан в книге Г.И. Пухальского, Т. Я. Новосельцевой "Цифровые устройства": учебное пособие для вузов (СПб.: Политехника, 1996, с.446, рис.6.35) и может быть реализован на микросхемах серии 74LS354.

Адаптер мультиплексного канала 7 производит объединение асинхронных низкоскоростных дискретных потоков данных в сетях радиосвязи с пакетной передачей информации, поступающих с выходов всех радиоприемных устройств, их буферизацию и синхронный вывод по шине взаимодействия с ПЭВМ. Адаптер мультиплексного канала 7 содержит: модуль ввода 7.1, первое 7.2, второе 7.3, третье 7.4 запоминающее устройство, формирователь импульсов 7.5, формирователь адреса записи 7.6, формирователь адреса чтения 7.7, распределитель импульсов 7.8, генератор 7.9. Схема адаптера мультиплексного канала известна и описана в патенте РФ 2107995, МПК 6 Н 04 В 7/26, опубл. 27.03.98, а.с. 1453605 и может быть реализована на микросхемах серии К555 и 1533.

Устройство приема и обработки информации работает следующим образом.

По окончании настройки N(N7) радиоприемных устройств 8 (например, типа "Ольхон-Гелиос-215") на фиксированные частоты в режиме приема демодулированный двоичный поток F_si с выхода блока демодулятора Б5-135 i-го приемника 8 поступает на i-й вход адаптера мультиплексного канала 7. Со второго выхода блока демодулятора Б5-135 радиоприемного устройства 8 на N+1 вход адаптера мультиплексного канала 7 поступают сопровождающие поток F_si импульсы тактовой синхронизации F_t. Адаптер мультиплексного канала 7 производит объединение (мультиплексирование) асинхронных низкоскоростных дискретных потоков данных в сетях радиосвязи с пакетной передачей информации, поступающих с выходов всех радиоприемных устройств, выделение моментов начала передачи кадров их буферизацию и синхронный вывод по шине взаимодействия с ПЭВМ, которая решает задачи радиомониторинга и обработки информации согласно заданному предписанию.

С первого выхода адаптера мультиплексного канала 7 кадры побитно поступают через блок коммутации 6, обеспечивающий по командам, поступающим от ПЭВМ, запись и хранение входной цифровой последовательности, а также автоматическую коммутацию любого из N выходов адаптера мультиплексного канала 7 к входу блока анализа и обработки 4 и блоку коррекции 5. В отличие от прототипа в УПОИ по результатам приема и обработки (радиомониторинга) информации с помощью блока коммутации 6 по команде от ПЭВМ автоматически выход любого из приемников может быть подключен к входу блока анализа и обработки 4 и блоку коррекции 5.

Устройство приема и обработки информации предназначено для приема, анализа и обработки информации в сетях радиосвязи с пакетной передачей данных, с возможностью идентификации применяемых в цифровых системах связи и, в частности, в глобальных наземных сетях пакетной радиосвязи коммуникационных протоколов High Level Data Link Control (HDLC) и Frame Relay (FR), а также обеспечение контроля качества канала связи и выбора для работы в сети передачи данных на основе контроля соответствующего протокола.

Протокол FR был создан для замены протокола HDLC на высокоскоростных каналах связи. Как и HDLC, он обеспечивает множество независимых виртуальных каналов в одном физическом канале связи, но не имеет средств коррекции и восстановления при возникновении ошибок. Следовательно, при хорошем качестве канала связи целесообразнее работать по протоколу FR, обеспечивая высокую скорость передачи данных, а при качестве канала ниже заданного логичен переход на работу по протоколу HDLC. При отсутствии между местной и удаленной станцией резервных каналов связи, которые можно использовать при плохом качестве в рабочем канале, в составе станций должно быть предусмотрено устройство, позволяющее определять переход взаимодействующей станции на работу по протоколу FR или HDLC, a также анализировать качество канала связи и инициировать работу по одному из протоколов в зависимости от состояния канала. Первоначально вхождение в связь осуществляется по протоколу FR.

Протокол FR не предусматривает передачу сигнальных сообщений (нет командных (или супервизорных) кадров). Для передачи служебной информации используется специально выделенный канал управления (Local Management Interface - LMI), внутри которого передаются супервизорные кадры.

В распознаваемом протоколе, описанном в книге Мельников Д.А. "Информационные процессы в компьютерных сетях". Протоколы, стандарты, интерфейсы, модели, М. : КУДИЦ-ОБРАЗ, 1999, -256 с., на стр.146-165, используются три типа кадров, один из кот