Способ кодирования цифровых сигналов

Способ кодирования цифровых сигналов

Реферат

 

Изобретение относится к технике связи, в частности к области кодирования цифровых сигналов, и может быть использовано в системах передачи сигналов различного назначения. Способ кодирования цифровых сигналов включает в себя запись и запоминание исходного цифрового сигнала, обнаружение в нем пачек единичных, нулевых и чередующихся между собой единичных и нулевых символов, формирование при помощи тактовых сигналов в местах переходов от одних пачек символов к другим пачкам однополярных импульсов кода положительной полярности различных длительностей, кратных числу половин длительности одного символа, начало которых совпадает с началом той или иной тактовой импульсной последовательности, анализ длительностей временных интервалов между ними, формирование в этих интервалах импульсов кода различных длительностей, не совпадающих с длительностями импульсов, кодирующих переходы между различными пачками символов и кратных числу половин длительности одного символа, причем в случае обнаружения импульсов переходов, имеющих самую минимальную длительность среди всех возможных импульсов переходов, производят проверку длительностей временных интервалов между окончанием таких импульсов и началом следующих за ними импульсов, и если этот интервал составляет величину не более трех полубит, то формируют новый однополярный положительный импульс кода путем объединения этих двух следующих подряд импульсов в один импульс, началом которого является начало первого из этих двух объединяемых импульсов, а окончанием служит окончание второго из них, если же проверяемый временной интервал окажется равным четырем полубитам или более, то формируют новый импульс кода путем удлинения на два полубита первого импульса, имеющего минимальную длительность среди всех импульсов кода, при этом полученный указанным образом кодированный цифровой сигнал передают в линию связи непосредственно или с чередующейся полярностью импульсов кода. Технический результат, достигаемый при осуществлении способа, состоит в повышении качества как частотных, так и временных характеристик выходного кодированного сигнала. 2 з.п. ф-лы, 31 ил.

Изобретение относится к технике связи и, в частности, к области кодирования цифровых сигналов и может быть использовано в системах передачи различного назначения, в том числе и с использованием оптического волокна.

Известны способы кодирования произвольной цифровой последовательности L(t) при передаче ее по линии связи, как это показано на фиг.1а-е (см. "Цифровые и аналоговые системы передачи": Учебник для вузов / В.И. Иванов, В. Н. Гордиенко, Г.Н. Попов и др. / Под ред. В.И. Иванова - М.: Радио и связь, 1995, с. 189).

На фиг.1а показан простейший униполярный линейный код "NRZ" (поп return to zero, т.е. без возвращения к нулю), в котором единичным битам цифрового сигнала при передаче соответствуют импульсы той же длительности, а нулевым битам - отсутствие сигнала. В этом коде один цифровой разряд передается одним сигналом.

Если же один цифровой разряд передавать двумя сигналами, то, в зависимости от способа передачи единиц и нулей, могут быть реализованы различные коды.

Так, если одну половину единичного символа передавать импульсом, а другую - отсутствием импульса, а все нулевые биты передавать отсутствием сигнала, то получим код "RZ", т.е. с возвращением к нулю, показанный на фиг.1б.

Бифазный код "BIF" (или манчестерский) получается в том случае, если "0" передается последовательностью из паузы и импульса, а "1" - последовательностью из импульса и паузы (фиг.1в), либо наоборот.

Этот код является примером блочного кода вида: nВmВ (при n=1, m=2), где "n" означает число кодируемых цифровых разрядов, a "m" - число передаваемых по линии двухуровневых сигналов, соответствующих "n" разрядам, при этом "В" определяет двоичное основание системы счисления исходного кода "NRZ".

Если, например, n= 2, то это означает, что кодируется сразу не один, а два разряда, а значение "m" тогда укажет на число разрядов, которыми заменяются исходные два разряда. Так, при n=2, m=3 получаем код вида 2В3В (фиг. 1г). Алгоритм образования его следующий: разряды "00" заменяются на 001, "01" на 010, "10" на 100, "11" на 011, что обеспечивает некоторое снижение скорости передачи в линии по сравнению с 1В2В-кодами.

Известным является также код СMI (complemented mark inversion, т.е. с полной инверсией знака), приведенный на фиг.1д. В этом коде для передачи единицы поочередно используются блоки "11" и "00", нули же передаются сочетанием "01" или "10".

В коде Миллера (фиг.1е), который относится к блочным кодам вида 1В2В, кодовой посылке "0" бинарного сигнала ставится в соответствие кодовое слово "11" или "00", а кодовой посылке "1" бинарного сигнала, соответственно, "01" или "10", причем последовательность нулей исходного бинарного сигнала передается чередованием кодовых слов "11" или "00". При других комбинациях посылок бинарного сигнала первая кодовая посылка кодового слова должна быть такой же, как и последняя предыдущего кодового слова.

Следует отметить, что в ряде публикаций, указанных далее в заявке, код Миллера помимо сокращения "М", обозначается еще и как "MFM", от слов "Modified Frequency Modulation Code".

Для получения упомянутых выше кодов обычно используется сигнал тактовой частоты "С", которым тем или иным образом обрабатывают NRZ-код, как это показано на временных диаграммах фиг. 2 для случая получения манчестерского кода.

Наряду с простотой реализации перечисленных известных кодов им присущи и недостатки, перечисленные в упомянутой выше кн. В.И. Иванова (Л.1).

Так, код "NRZ" содержит постоянную составляющую и значительную долю низкочастотных компонентов в спектре при передачах длинной последовательности единиц, что затрудняет сопряжение аппаратуры связи, расположенной вдоль линии передачи, которая, как правило, содержит реактивные элементы и трансформаторы. При передаче большой последовательности нулей возникает опасность потери синхронизации. В коде "NRZ" невозможно также регистрировать ошибки, так как при передаче допустимы любые комбинации сигналов.

Код "RZ" практически повторяет недостатки кода "NRZ".

Поэтому были разработаны еще и другие коды, в том числе и перечисленные выше. Однако всем им присущ недостаток, связанный с тем, что когда один цифровой разряд исходного сигнала передается двумя сигналами, то относительная скорость передачи в линейном тракте оказывается в два раза выше скорости передачи символов 0, 1 цифрового сигнала, т.е. в передаваемый сигнал вносится частотная избыточность, что приводит к необходимости расширения полосы рабочих частот устройств, реализующих эти коды.

Помимо указанных выше имеются и другие коды. В частности, наряду с униполярными кодами используются также и биполярные (т.е. трехуровневые) коды, когда нулевому значению цифрового сигнала ставится в соответствие отрицательный сигнал, передаваемый по линии связи, сформированный тем или иным образом, например, как это показано на фиг.3 для случая получения простейшего биполярного кода "NRZ" (bipolar NRZ).

Существуют и более совершенные трехуровневые коды. Так, известным является биполярный код (см. Европейский патент 0299639, М. кл. Н 03 М 5/18, Н 04 L 25/49, опубл. 27.06.88) американской фирмы DAVID SYSTEMS, INC., названный его авторами как "PMFM" (от слов: Pulsed Modified Frequency Modulation), no аналогии с кодом Миллера "MFM", ибо он является по сути производным от кода "MFM".

Временные диаграммы, иллюстрирующие получение кода "PMFM", приведены на фиг. 4, из которых видно, что исходный цифровой сигнал (фиг.4а) обработкой его тактовым сигналом (фиг.4b) преобразуют сначала в код Манчестера (фиг. 4с), а затем из него в код Миллера "MFM" (фиг.4d).

Дальнейшая процедура формирования кода "PMFM" заключается в следующем. Во время положительного фронта импульсов кода "MFM" формируют новый импульс положительной полярности с длительностью, равной длительности тактового импульса (CLOCK), а во время отрицательного фронта импульса кода "MFM" формируют новый импульс отрицательной полярности с длительностью, равной длительности тактового импульса.

Недостатком кода "PMFM", как и всех трехуровневых кодов, является введение избыточности, приводящей к увеличению числа электрических уровней в кодированном сигнале (три вместо двух, как у однополярных кодов).

Известным является также двухфазовый код с половинчатой длиной импульсов - Half Pulse Differentially Biphase Code (HPDB), который описан в пат. Франции 2706104, М. кл. Н 03 М 5/18, опубл. 22.09.95 (автор - Э. Клибанов).

Автором этого патента предложен как способ кодирования исходного цифрового сигнала, так и метод последующего преобразования полученного кода в аналоговый сигнал, способный оставаться носителем исходной цифровой информации.

Сущность способа кодирования двоичного сигнала согласно указанному пат. Франции состоит в том, что исходный цифровой сигнал i(t) кодируется двухфазовым кодом K(t) с постоянной длительностью импульсов Т/2, равной длительности одного импульса тактовой последовательности h(t) или как это показано на фиг. 5. При этом через "Т" обозначена длительность одного бита исходной цифровой последовательности i(t).

Согласно предложенному в указанном патенте способу возможны 4 (четыре) алгоритма кодирования двоичного сигнала.

Так, 1-й алгоритм получают путем представления всех символов "1" двоичного сигнала i(t) тактовым импульсом во второй фазе, а все символы "0" двоичного сигнала i(t) за исключением того, который следует непосредственно за символом "1", представлены тактовым импульсом h(t) в первой фазе. Как видно из временных диаграмм фиг.5, тактовые импульсные последовательности h(t) и являются инверсными по отношению друг к другу.

Полученный указанным образом кодированный сигнал обозначен на фиг.5 через K1(t).

Три других алгоритма реализуются аналогичным образом за счет использования того или другого тактового сигнала в соответствующей фазе при кодировании единичных и нулевых символов исходного цифрового сигнала.

Этим алгоритмам отвечают три других кодированных сигнала, обозначенных на фиг. 5 через K2(t), K3(t), K4(t). При этом для всех четырех кодированных сигналов характерным является то, что наибольшая частота следования импульсов в них получается в два раза больше, чем частота следования чередующихся символов исходного цифрового сигнала (т.е. 1 и 0), а длительность импульсов такого кодированного сигнала оказывается равной половине длительности одного бита цифрового сигнала, что, естественно, ухудшает частотные свойства кода по сравнению с исходным цифровым сигналом.

Дальнейшее содержание указанного пат. Франции имеет отношение к последующему преобразованию полученного указанным выше образом кодированного сигнала в аналоговый с использованием симметричной лестничной функции, с целью улучшения частотных свойств первичного кодированного сигнала.

Известен также способ кодирования цифровых сигналов, позволяющий получить более качественные частотные и временные характеристики кода по сравнению с существующими кодами, перечисленными выше, взятый за прототип, который описан в пат. РФ 2168270 (опубл. 27.05.2001, бюлл. 15).

Данный патент авторами заявки был взят за прототип, поскольку способ кодирования, описанный в этом патенте, имеет наибольшее количество сходных признаков с заявляемым способом кодирования цифровых сигналов.

Сущность способа кодирования цифровых сигналов согласно пат. РФ 2168270 состоит в том, что тем или иным образом производят обнаружение в исходном цифровом сигнале пачек единичных, нулевых и чередующихся между собой символов (т.е. 1 и 0) с последующим кодированием переходов между различными пачками символов по заранее определенному закону при помощи одной или нескольких тактовых импульсных последовательностей, сдвинутых во времени относительно друг друга на интервалы, кратные половине длительности одного символа исходного цифрового сигнала, путем формирования в местах переходов импульсов кода различной длительности, кратной половине длительности одного бита, начало которых совпадает либо с началом, либо с серединой символов исходного цифрового сигнала в случае использования одной тактовой импульсной последовательности, или же с началом той или иной тактовой последовательности в случае использования для кодирования нескольких тактовых импульсных последовательностей.

При этом вид импульсов переходов, определяемый перечисленными выше признаками, однозначно указывает на то, к пачке каких именно символов имеет отношение переход в каждом отдельном случае.

Сказанное поясняется диаграммами, приведенными на фиг.6 и 7. При этом на фиг.6а, б показаны переходы от единичных символов, соответственно, к нулевым и чередующимся символам. На фиг.6в, г показаны переходы от нулевых символов, соответственно, к единичным и чередующимся символам. На фиг.6д, е показаны переходы от чередующихся символов, соответственно, к единичным и нулевым символам. Можно также заметить, что переходов между чередующимися символами нет, а имеет место просто их продолжение.

На фиг. 7 приведены диаграммы, на которых показано, каким образом могут размещаться относительно границы перехода те или иные импульсы кода с длительностью, кратной половине длительности одного символа, обозначаемой через T₁ (в этом случае длительность символа исходного цифрового сигнала равна 2T₁).

На диаграммах фиг.7 показано, как можно кодировать переходы между различными пачками символов, используя для этого импульсы длительностью, равной 2T₁, 3Т₁, 4T₁.

Следует отметить, что для кодирования переходов между пачками тех или иных символов в произвольно взятом цифровом сигнале изначально достаточно четырех различных видов импульсов. Так, например, переходы на нули от пачки единиц (фиг. 6а) и от пачки чередующихся символов (фиг.6е) можно кодировать одним каким-либо видом импульса, взятым из диаграмм фиг.7. При этом не обязательно знать, принадлежит ли единичный символ, расположенный слева от границы перехода, пачке единиц или же пачке чередующихся между собой символов (хотя при необходимости это можно определить по виду импульса предшествующего перехода).

Или, например, переход на единицы от пачки нулей (фиг.6в) и от пачки чередующихся символов (фиг.6д) можно кодировать также одним каким-либо видом импульса, взятым из диаграмм фиг.7, при этом не обязательно знать, принадлежит ли нулевой символ, расположенный слева от границы перехода, пачке нулей или же пачке чередующихся между собой символов.

Для кодирования переходов к пачкам чередующихся символов двух видов (0, 1, 0, фиг.6б или 1, 0, 1, фиг.6г), естественно, потребуется уже два различных вида импульсов переходов.

Следует отметить, что поскольку приведенные на диаграммах фиг.7 импульсы переходов могут располагаться относительно границы переходов различным образом, то необходимо заранее в процессе кодирования принять то или иное условие их расположения относительно границы перехода, с целью однозначности процессов кодирования-декодирования.

В упомянутом выше пат. РФ 2168270, взятом за прототип, было рассмотрено два вида устройств, реализующих способ кодирования цифровых сигналов: 1. С использованием аппаратных средств, т.е. с помощью дискретных элементов цифровой техники (таких как триггеры, цифровые линии задержки, схемы "И", "ИЛИ" и др.).

2. С использованием программных средств, т.е. с применением ЭВМ.

Структурная схема первого из них приведена на фиг.8, а второго - на фиг. 10. Следует отметить, что принципиальные схемы каждого из этих устройств могут быть самыми различными, в зависимости от конкретных реализаций схем каждого из блоков, входящих в эти структурные схемы.

Структурная схема устройства с использованием аппаратных средств (фиг. 8), приведенная в описании упомянутого пат. РФ, содержит два шифратора Ш1 и Ш2. При этом первый шифратор (фиг.8) включает в себя: блок 1 формирования сетки частот ФСЧ (предназначенный для получения шести тактовых импульсных последовательностей F₁-F₆), выходы которого подсоединены к соответствующим входам различных блоков первого и второго шифраторов Ш1 и Ш2 устройства, вход блока 1 соединен со входом устройства-кодера.

В первый шифратор Ш1 также введены: - линия задержки 4 (с временем задержки, равным длительности одного символа цифрового сигнала), вход которой является входом устройства; - блок 2 обработки пачек единичных символов; - блок 3 обработки пачек чередующихся символов; - блок 5 обработки пачек нулевых символов.

При этом первый и второй входы блоков 2 и 3 подсоединены, соответственно, ко входу и выходу линии задержки 4, а третий вход блоков 2 и 3 подсоединен к одному из выходов блока 1, на котором формируется тактовый сигнал с длительностью импульсов, равной половине длительности символов исходного цифрового сигнала (выход F₂), четвертый вход блока 2 подсоединен к одному из двух выходов блока 3.

Первый и второй входы блока 5 подсоединены, соответственно, к выходам блоков 2 и 3, причем выход блока 2 Ш1 подключен также к первому входу сумматора 6, а выход блока 5 Ш1 подключен ко второму входу сумматора 6, выход же сумматора 6 (введенного также в первый шифратор) является выходом первого шифратора Ш1 кодера.

Во второй шифратор Ш2 устройства (фиг.8) введены: - блок 7 обработки положительных импульсов; - блок 8 обработки нулевых значений трехуровневого сигнала Ш1; - блок 9 проверки и корректировки кода (блок П и КК); - блок 10 обработки отрицательных импульсов; - блок 11, разрешающий или запрещающий подключение блоков 7 и 8 к выходу кодера, в зависимости от результатов обработки; - блок 12 - это выходной блок, обеспечивающий согласование выхода устройства с линией связи.

При этом первый вход блока 9 и входы блоков 7, 8, 10 подсоединены к выходу сумматора 6 Ш1, а второй и третий входы блока 9 подсоединены к соответствующим выходам блоков 7 и 8. Блок 9 связан двухсторонними связями с блоком 10, а также подключен к выходам всех генераторов тактовых частот (F₁-F₆) блока 1.

Первый выход блока 9 соединен с одним из входов блока 11, два других входа которого подключены к выходам блоков 7 и 8. Один из выходов блока 10 соединен также с одним из двух входов блока 8. Выходы блока 11 и блока 10, объединенные вместе со вторым выходом блока 9, подключены ко входу блока 12, выход которого является выходом устройства.

Функциональная схема блока 1 формирования сетки частот приведена на фиг. 9 (она также имеется в описании пат. РФ 2168270).

Блок 1 включает в себя: задающий тактовый генератор 13, расположенный на входе блока 1, с частотой следования импульсов, равной 2f_т, вход которого соединен со входом устройства.

Выход задающего тактового генератора 13 подключен ко входу счетного триггера 14 и к одному из входов второго шифратора кодера, а выход триггера 14 подключен ко входу аналогичного ему триггера 15, а также к другому входу второго шифратора.

Выход триггера 15 подключен ко входу D-триггера задержки 16, выход которого подключен к одному из входов второго шифратора Ш2, а также к входу блока 17 формирования импульсов ФИ, на выходе которого формируют тактовые последовательности F₄, F₅, F₆, имеющие вид, показанный на временных диаграммах фиг.11а. Схема блока 17 приведена на фиг.11в.

На выходах триггеров 14, 15, 16 формируются тактовые последовательности, обозначенные, соответственно, f_т, 0,5f_т, 0,5f'_т (задержанная относительно сигнала с выхода триггера 15 на 1 бит исходного цифрового сигнала).

Временные диаграммы сигнала задающего тактового генератора и всех сформированных с помощью него других тактовых последовательностей приведены на фиг.11а.

При этом тактовые последовательности, обозначенные через F₃, F₄, F₅, F₆, имеют длительность импульсов, равную длительности одного символа исходного цифрового сигнала, и сдвинуты относительно друг друга на интервалы, кратные половине длительности одного символа.

Тактовая последовательность F₂ имеет длительность импульсов, равную половине бита цифрового сигнала. На фиг.11б показана для примера произвольно взятая цифровая последовательность L(t) и эта же последовательность, задержанная на 1 бит, обозначенная через L*(t).

Принципиальная схема блока 17 формирователя импульсов приведена на фиг. 11в, она весьма проста и не требует особых пояснений и содержит инвертор ин. 1, линию задержки ЛЗ1 (с временем задержки, равным 1Т₁, т.е. половине бита), подключенные своими входами к выходу D-триггера задержки 16 (фиг.9), на выходах которых формируются тактовые импульсные последовательности F₄ и F₅.

Выход линии задержки ЛЗ1 соединен также со входом второго инвертора ин. 2, на выходе которого формируется последовательность F₆ (фиг.11а).

Длительность импульсов последовательности задающего тактового генератора (F₁) в четыре раза меньше длительности одного символа исходного цифрового сигнала.

Известный способ кодирования цифровых сигналов реализуют с помощью устройства (фиг.8) следующим образом.

В первом шифраторе Ш1 устройства (фиг.8) осуществляют обнаружение в исходном цифровом сигнале пачек различных символов: единичных, нулевых, чередующихся между собой единичных и нулевых (при этом под пачкой понимают два или более следующих подряд "однотипных" символа), путем сравнения между собой в блоках 2 и 3 исходного и задержанного на 1 бит (с помощью ЛЗ4) цифровых сигналов и последующего преобразования обнаруженных пачек в трехуровневый импульсный сигнал, состоящий из положительных, отрицательных и нулевых значений напряжения с длительностями этих импульсов, равными длительностям пачек, которым они соответствуют, что достигается за счет соответствующего построения схем блоков 2, 3, 5 обработки пачек тех или иных символов, а также схемы сумматора 6 (фиг.8).

Во втором шифраторе Ш2 устройства (фиг.8) осуществляют обработку трехуровневого импульсного сигнала по заранее заданному алгоритму при помощи тактовых импульсных последовательностей F₃-F₆ (фиг.11а), имеющих длительность импульсов, равную 1 биту.

При этом в местах переходов от одних пачек символов к другим формируют с помощью последовательностей F₃-F₆ однополярные положительные импульсы кода (как показано на временных диаграммах фиг.12, 13, 14), сдвинутых в ту или другую сторону от границы перехода, с длительностями, превышающими длительность одного символа исходного цифрового сигнала и кратными числу половин длительности одного символа, начало которых совпадает с началом той или иной тактовой последовательности. Эти же временные диаграммы приведены также и в описании упомянутого пат. РФ 2168270.

При этом на фиг.12а, 13а, 14а показан вид всех шести тактовых импульсных последовательностей, причем сам трехуровневый импульсный сигнал обрабатывается только последовательностями F₃-F₆, у которых длительность импульсов равна длительности одного символа цифрового сигнала.

Какие именно из этих тактовых частот (F₃-F₆) обрабатывают положительные, отрицательные, нулевые значения трехуровневого импульсного сигнала, определяют предварительно, что затем и реализует схема второго шифратора Ш2 устройства (фиг.8).

Как видно из временных диаграмм (фиг.12, 13, 14), импульсы положительной полярности (отвечающие пачкам единичных символов) в рассматриваемом случае обрабатывались тактовой последовательностью F₃; импульсы отрицательной полярности (отвечающие пачкам нулевых символов) обрабатывались тактовой последовательностью F₅; а нулевые значения напряжения трехуровневого сигнала Ш1 обрабатывались тактовой последовательностью F₄.

При этом сущность этой обработки заключается в том, что импульсы кода формируют в те моменты времени, когда имеет место совпадение того или иного значения напряжения трехуровневого импульсного сигнала с сигналом той тактовой последовательности, которой по принятому условию и обрабатывается данное значение напряжения трехуровневого сигнала U_вых Ш1.

Следует отметить, что можно было бы обрабатывать трехуровневый импульсный сигнал тактовыми последовательностями F₃-F₆ и в ином порядке (чем так, как это сделано на диаграммах фиг.12, 13, 14) в зависимости от конкретной схемной реализации блоков второго шифратора устройства.

При этом, если в процессе обработки трехуровневого импульсного сигнала Ш1 тактовыми последовательностями F₃-F₆ в местах переходов от одних пачек к другим будут формироваться (в силу особенностей известного способа кодирования цифровых сигналов) нежелательные комбинации импульсов кода, ухудшающие его частотные и временные характеристики, когда либо длительность импульсов переходов оказывается менее длительности одного бита, либо импульсы кода, сформированные в местах переходов, следуют друг за другом с интервалом менее длительности двух битов, то производят корректировку кода в этих местах переходов по заранее оговоренному алгоритму, путем формирования в местах переходов новых импульсов кода, которая осуществляется с помощью блока 9 проверки и корректировки кода (фиг. 8), при соответствующей схемной реализации данного блока устройства.

В процессе корректировки изменяют либо длительность импульсов в местах переходов, либо их временное положение относительно границы перехода.

Сущность корректировки кода также иллюстрируют приведенные временные диаграммы (фиг. 12, 13, 14). Так, например, на диаграммах фиг.12г и 13б приведены случаи корректировки кода, когда в месте перехода два импульса кода длительностью 1 бит каждый располагались друг относительно друга с интервалом 0,5 бита до корректировки.

В результате корректировки эти два импульса кода были заменены одним импульсом, длительностью, равной 3Т₁ (где T₁ - это половина длительности одного бита), причем в одном из этих случаев (фиг.12г) начало этого импульса совпадает с началом импульсов тактовой частоты F₆, а в другом случае (фиг. 13б) начало скорректированного импульса кода совпадает с началом импульсов тактовой частоты F₄.

Или, например, необходимость корректировки кода для случая, показанного на фиг. 12д, объясняется тем, что в месте перехода оказался сформирован импульс кода длительностью менее одного бита, который в процессе корректировки кода был заменен новым сформированным в месте перехода (в данном случае от пачки нулей к пачке единичных символов) импульсом кода длительностью, равной 3T₁, начало которого совпадает с началом импульсов тактовой последовательности F₅, обозначаемой также еще и как 0,5f''_т (т.е. с двумя штрихами).

По причине появления в месте перехода импульса кода длительностью менее одного бита потребовалась корректировка кода и в случае перехода от пачки чередующихся символов к пачке нулевых символов (как это показано на диаграммах фиг.13в).

Вид нового сформированного импульса кода длительностью, равной 3T₁, начало которого совпадает с началом тактовой последовательности F₃, обозначаемой иначе еще и как 0,5f'_т (т.е. со штрихом), показан на третьей диаграмме фиг.13в.

Отметим, что на временных диаграммах (фиг.12, 13, 14), представляющих собой отдельные группы из двух или трех диаграмм, на верхней диаграмме каждой из таких групп приводится вид исходного цифрового сигнала и отвечающий ему вид напряжения трехуровневого сигнала, обозначаемый как U_вых Ш1.

На второй диаграмме каждой из групп диаграмм приводится вид кодированного сигнала, полученного в процессе формирования импульсов кода в местах переходов от одних пачек символов к другим пачкам, обозначаемый как кодированный сигнал до коррекции.

На третьей диаграмме (если она потребуется) каждой из групп приводится вид кодированного сигнала после его коррекции, если она была проведена.

Метод корректировки сформированных в месте перехода импульсов кода, когда новый сформированный импульс кода имел длительность, равную 4T₁, с его началом от тактовой последовательности F₆, показан на фиг.13г.

На фиг. 13д скорректированный импульс кода длительностью, равной 4T₁, с его началом от тактовой последовательности F₅, заменяет полученный до корректировки импульс кода длительностью, равной 3T₁, поскольку все виды импульсов этой длительности уже были использованы для кодирования иных переходов.

Известный способ кодирования цифровых сигналов по пат. РФ 2168270 позволяет также кодировать временные интервалы между сформированными импульсами переходов (в случае такой необходимости), для чего сформированные импульсы переходов в блоках 7, 8, 10 второго шифратора устройства по обработке, соответственно, положительных импульсов, нулевых значений сигнала и отрицательных импульсов трехуровневого импульсного сигнала, дополнительно задерживают в этих блоках на время, равное максимально возможной длительности импульсов переходов, анализируют затем с помощью блока 9 проверки и корректировки кода длительность временных интервалов между импульсами переходов и, если она не превышает максимально возможной длительности импульсов переходов, то в этих интервалах по заранее заданному алгоритму формируют однополярные импульсы положительной полярности длительностью, равной одному биту, совпадающих во времени с импульсами той или иной тактовой последовательности, в случаях же наличия в цифровом сигнале пачек различных символов длительностью, превышающей максимально возможную длительность сформированных импульсов переходов, во временных интервалах, отвечающих этим пачкам, по заранее заданному алгоритму формируют между импульсами переходов положительные импульсы длительностью, превышающей длительность одного символа исходного цифрового сигнала и кратной числу полубитов, отличающихся от других сформированных однополярных положительных импульсов либо своей длительностью, либо временным положением, начало которых совпадает с началом какой-либо тактовой последовательности и количество которых определяется конкретным значением длительности обрабатываемой пачки символов.

Логические элементы, входящие в состав отдельных блоков устройства (фиг. 8), представляют собой готовые изделия, выполненные в том или ином типе логики, например, в ТТЛ (см. Справочник В.Л. Шило "Популярные цифровые микросхемы", г. Челябинск, изд. Металлургия, 1989 г.).

Рассмотрим теперь случай реализации известного способа кодирования цифровых сигналов по пат. РФ 2168270, с использованием программных средств, т. е. с применением ЭВМ.

Структурная схема устройства, позволяющая осуществить способ кодирования цифровых сигналов указанным образом, взятая из описания пат. РФ, приведена на фиг. 10 и содержит: блок 1 формирования сетки частот ФСЧ, блок 18 АЛУ с блоком 19, представляющим собой постоянное запоминающее устройство ПЗУ с возможностью параллельного обмена информацией между арифметико-логическим устройством (блок 18) и ПЗУ (блок 19).

Выходной блок 20 обеспечивает как согласование устройства с линией передачи кода, так и при необходимости передачи кода с чередующейся полярностью импульсов, блок 1 ФСЧ предназначен для получения сигналов различных тактовых частот (он был рассмотрен ранее, фиг.9). При этом вход блока 1 (фиг.10) соединен с первым входом блока 18 АЛУ, являющимся входом устройства, а выход блока 1 ФСЧ подсоединен ко второму входу блока 18. Выход блока 18 соединен с входом блока 20, выход которого является выходом устройства.

Подсоединение блока 1 ФСЧ ко входу устройства обеспечивает синхронизацию работы блока 1 в соответствии с входным цифровым сигналом.

В описании пат. РФ 2168270 указывается, что для того, чтобы при кодировании исходного цифрового сигнала можно было использовать такой признак "целого", как 0,5 символа (бита), в процессе обработки на ЭВМ предусмотрена процедура, по которой одной ячейке памяти регистра сопоставляют две новые ячейки. В этом случае удается различать начала двух видов сформированных импульсов кода, т.е. идущих как от начала, так и от середины битов исходного цифрового сигнала.

Рассмотрим теперь, что говорится в описании упомянутого выше пат. РФ относительно осуществления способа кодирования цифровых сигналов с использованием ЭВМ.

В нем указано, что при кодировании переходов между различными пачками символов имеют место три этапа работы АЛУ, начиная с запоминания и анализа исходной цифровой последовательности и заканчивая кодированием переходов.

1-й этап работы АЛУ.

Приходящая исходная цифровая последовательность L(t), поступающая на первый вход АЛУ (фиг.10), записывается в младшем бите D₀ ячеек памяти регистра данных "А", при этом каждая ячейка соответствует одному какому-либо биту.

Порядок заполнения ячеек памяти а_i регистра данных "А" показан на фиг.15 для случая произвольно взятой в качестве примера цифровой последовательности L(t), содержащей пачку из трех единичных символов, пачку из 4-х чередующихся символов, пачку из трех нулевых символов и расположенную за ней пачку из двух единичных символов, также приведенную на фиг.15.

При этом, как будет видно из рассмотрения алгоритма работы АЛУ, приведенного далее, для правильной обработки цифровой последовательности на предмет выделения в ней пачек различных символов (единичных, нулевых, чередующихся), т. е. для анализа принадлежности очередного рассматриваемого бита той или иной пачке, необходимо знать информацию о трех битах последовательности L(t).

В этой связи запись 1-го единичного бита L(t), отвечающего моменту времени t₀, условно принятому за начало отсчета поступающей на вход устройства последовательности L(t), произведена в 4-ю ячейку памяти а₄ регистра данных "А", тогда как в первых трех ячейках в младшем бите D₀ этого регистра будут записаны нули.

2-й этап работы АЛУ.

Заключается в обработке содержимого регистра данных "А" с занесением результатов этой обработки в регистры, в которых фиксируется наличие в L(t) либо пачек нулевых битов (регистр Р⁰), либо пачек единичных битов (регистр Р¹).

Порядок заполнения ячеек памяти этих регистров для случая рассматриваемой в качестве примера цифровой последовательности L(t) также показан на фиг.15.

Отметим, что под пачкой нулей или единиц будем понимать следующие подряд два и более нулевых, или единичных символа. Если же это условие не соблюдается, то тот или иной символ цифровой последовательности рассматривается, как принадлежащий к пачке чередующихся символов, что и отражает запись информации в регистрах Р⁰ и Р¹ (фиг.15), ибо в моменты времени, соответствующие пачке из 4-х чередующихся битов в ячейках памяти регистров Р⁰ и Р¹, остаются нули. Заметим, что указанный признак позволяет выделить пачки чередующихся битов в последовательности L(t) путем последующего сравнения содержимого ячеек памяти одинаковых номеров регистров Р⁰ и Р¹.

Случаю, когда один из символов L(t) оказывается расположенным внутри пачки противоположных ему символов (т.е. или...0, 0, 1, 0, 0...; или же...1, 1, 0, 1, 1...), будет отвечать одновременное наличие нуля в бите D₀ только лишь одной из согласованных между собой ячеек памяти регистров P⁰ и Р¹.

Следует отметить, что если запись последовательности L(t) в регистр данных "А" синхронизируется тактовой частотой микропроцессора, то для того, чтобы при кодировании цифрового сигнала можно было использовать такой признак "целого", как 0,5 бита, при той же тактовой частоте микропроцессора, необходимо в процессе обработки цифровой последовательности предусмотреть (как отмечалось уже выше) сопоставление одной ячейке памяти регистра данных "А" двух новых ячеек, о чем далее сказано более подробно при рассмотрении блок-схемы алгоритма работы АЛУ, представленной на фиг.16.

При этом верхняя часть схемы алгоритма работы АЛУ (фиг.16) отражает следующие виды обработки цифрового сигнала: ввод в память очередного символа L(t), обозначенного через a[i], и проверку затем выполнения (или же невыполнения) двух условий, а именно, принадлежит ли предшествующий ему символ a[i-1] пачке единиц или же пачке нулей.

Если же не выполняется ни одно из этих условий, то это будет означать принадлежность символа a[i-1] пачке чередующихся символов.

При этом в блок-схеме алгоритма работы АЛУ (фиг.16) использованы следующие обозначения (знаки): 1. Знак равенс