Устройство сегментации локационного изображения

Устройство сегментации локационного изображения

Реферат

 

Изобретение относится к цифровой обработке сигналов и может использоваться при обработке локационных изображений, в частности при сегментации двумерных полей откликов радиолокационных, гидролокационных, а также оптоэлектронных датчиков. Достигаемым техническим результатом изобретения является повышение точности сегментации протяженных объектов произвольной формы. Задача изобретения решается за счет того, что предлагаемое устройство содержит блок оценивания параметров, блок формирования порога, блок порогового сравнения, блок управления, первый блок оперативной памяти, блок гистограммирования, блок сглаживания гистограммы, второй блок оперативной памяти, третий блок оперативной памяти, блок интерполяции. Использование перечисленных блоков и соответствующих связей позволяет получить указанный технический результат за счет реализации процедуры формирования порога сегментации по гистограммам отсчетов изображения. Оценка порога сегментации реализуется с получением узловых оценок в локальных двумерных зонах оценивания и дальнейшей двумерной интерполяцией порога для каждого отсчета изображения. 8 з.п. ф-лы, 13 ил.

Текст описания в факсимильном виде (см. графическую часть) Тб

Формула изобретения

1. Устройство сегментации локационного изображения, содержащее блок оценивания параметров, блок формирования порога, блок порогового сравнения и блок управления, отличающееся тем, что в него дополнительно введены первый блок оперативной памяти, блок гистограммирования, блок сглаживания гистограммы, второй блок оперативной памяти, третий блок оперативной памяти, блок интерполяции, причем информационный вход первого блока оперативной памяти является информационным входом устройства, выход первого блока оперативной памяти соединен с информационным входом блока гистограммирования, выход которого соединен с информационным входом блока сглаживания гистограммы, выход которого соединен с информационным входом второго блока оперативной памяти и с информационным входом блока оценивания параметров, первый информационный вход блока формирования порога соединен с выходом второго блока оперативной памяти, второй и третий информационные входы блока формирования порога соединены соответственно с первым и вторым выходами блока оценивания параметров, выход блока формирования порога соединен с информационным входом третьего блока оперативной памяти, выход которого соединен с информационным входом блока интерполяции, первый и второй входы блока порогового сравнения соединены соответственно с выходом первого блока оперативной памяти и с выходом блока интерполяции, выход блока порогового сравнения является выходом устройства, первый вход блока управления является первым синхровходом устройства, второй и третий входы блока управления соединены соответственно с первым и вторым адресными входами блока интерполяции и являются первым и вторым установочными входами устройства, первый адресный вход первого блока оперативной памяти является первым адресным входом устройства, а вход записи первого блока оперативной памяти является вторым синхровходом устройства, первый выход блока управления соединен с адресным входом первого блока оперативной памяти, второй выход блока управления соединен со входом считывания первого блока оперативной памяти, третий и четвертый выходы блока управления соединены соответственно с первым и вторым адресными входами блока гистограммирования, пятый и шестой выходы блока управления соединены соответственно с первым и вторым синхровходами блока гистограммирования, седьмой выход блока управления соединен с синхровходом блока сглаживания гистограммы, восьмой выход блока управления соединен с адресным входом второго блока оперативной памяти, девятый выход блока управления соединен со входом записи второго блока оперативной памяти, десятый и одиннадцатый выходы блока управления соединены соответственно с первым и вторым адресным входами блока оценивания параметров, а двенадцатый и тринадцатый выходы блока управления соединены соответственно с первым и вторым синхровходами блока оценивания параметров, четырнадцатый выход блока управления соединен с адресным входом блока формирования порога, а пятнадцатый и шестнадцатый выходы блока управления соединены соответственно с первым и вторым синхровходами блока формирования порога, семнадцатый выход блока управления соединен с адресным входом третьего блока оперативной памяти, а восемнадцатый выход блока управления соединен со входом записи третьего блока оперативной памяти, девятнадцатый и двадцатый выходы блока управления соединены соответственно с третьим и четвертым адресными входами блока интерполяции, а двадцать первый, двадцать второй и двадцать третий выходы блока управления соединены соответственно с первым, вторым и третьим синхровходами блока интерполяции.

2. Устройство по п.1, отличающееся тем, что блок гистограммирования содержит коммутатор, блок оперативной памяти, сумматор и регистр, причем, первый информационный вход коммутатора является информационным входом блока гистограммирования, второй информационный вход коммутатора является первым адресным входом блока гистограммирования, выход коммутатора соединен с первым адресным входом блока оперативной памяти, второй адресный вход которого является вторым адресным входом блока гистограммирования, выход блока оперативной памяти является выходом блока гистограммирования, а также соединен с первым входом сумматора, второй вход которого соединен с шиной значения единицы, выход сумматора соединен с информационным входом регистра, выход которого соединен с информационным входом блока оперативной памяти, вход управления коммутатора и вход обнуления регистра соединены между собой и являются первым синхровходом блока гистограммирования, вход записи блока оперативной памяти и вход записи регистра соединены между собой и являются вторым синхровходом блока гистограммирования.

3. Устройство по п.1, отличающееся тем, что блок сглаживания гистограммы содержит пять последовательно соединенных регистров и многовходовый сумматор, причем информационный вход первого регистра является входом блока сглаживания гистограммы, а входы записи всех регистров объединены между собой и являются синхровходом блока сглаживания гистограммы, кроме того выходы первого, второго, третьего, четвертого и пятого регистров соединены соответственно с первым, вторым, третьим, четвертым и пятым входами многовходового сумматора, выход которого является выходом блока сглаживания гистограммы.

4. Устройство по п.1, отличающееся тем, что блок оценивания параметров содержит два регистра, компаратор и два блока памяти, причем первый вход компаратора и информационный вход первого регистра соединены между собой и являются первым входом блока оценивания параметров, а выход первого регистра соединен со входом первого блока памяти и со вторым входом компаратора, выход которого соединен с объединенными между собой входами записи регистров, входы обнуления регистров соединены между собой и являются первым синхровходом блока оценивания параметров, выход второго регистра соединен со входом второго блока памяти, адресные входы блоков памяти соединены между собой и являются первым адресным входом блока оценивания параметров, входы записи блоков памяти соединены между собой и являются вторым синхровходом блока оценивания параметров, информационный вход второго регистра является вторым адресным входом блока оценивания параметров, выходы первого и второго блоков памяти являются соответственно первым и вторым выходами блока оценивания параметров.

5. Устройство по п.1, отличающееся тем, что блок формирования порога содержит блок формирования наклонной, вычитатель, компаратор, два регистра, причем первый информационный вход блока формирования наклонной и информационный вход первого регистра соединены между собой и являются адресным входом блока формирования порога, второй и третий информационные входы блока формирования наклонной являются соответственно вторым и третьим информационными входами блока формирования порога, синхровход блока формирования наклонной и вход записи второго регистра соединены между собой и являются первым синхровходом блока формирования порога, вход обнуления второго регистра является вторым синхровходом блока формирования порога, второй вход вычитателя является первым информационным входом блока формирования порога, выход вычитателя соединен с соединенными между собой информационным входом второго регистра и первым входом компаратора, выход второго регистра соединен со вторым входом компаратора, выход которого соединен со входом записи первого регистра, выход которого является выходом блока формирования порога.

6. Устройство по п.5, отличающееся тем, что блок формирования наклонной содержит блок вычисления приращения, вычитатель, сумматор, регистр и компаратор, причем первый и второй входы компаратора являются соответственно первым и третьим информационными входами блока формирования наклонной, вход блока вычисления приращения и первый вход вычитателя соединены между собой и являются вторым информационным входом блока формирования наклонной, выход вычитателя является выходом формирования наклонной, вход записи регистра является синхровходом блока формирования наклонной, выход блока вычисления приращения соединен с первым входом сумматора, выход которого соединен со вторым входом вычитателя и с информационным входом регистра, выход которого соединен со вторым входом сумматора, выход компаратора соединен со входом обнуления регистра.

7. Устройство по п.1, отличающееся тем, что блок интерполяции содержит восемь регистров, блок линейной интерполяции и блок квадратичной интерполяции, причем информационный вход первого регистра является первым входом блока интерполяций, первый и второй входы блока линейной интерполяции являются соответственно первым и третьим адресными входами блока интерполяции, первый и второй входы блока квадратичной интерполяции являются соответственно вторым и четвертым адресными входами блока интерполяции, входы записи первого и второго регистров соединены между собой и являются первым синхровходом блока интерполяции, входы записи третьего, четвертого, пятого, шестого и седьмого регистров соединены между собой и являются вторым синхровходом блока интерполяции, вход записи восьмого регистра является третьим синхровходом блока интерполяции, выход первого регистра соединен с соединенными между собой информационными входами второго и третьего регистра, выход второго регистра соединен с информационным входом четвертого регистра, выходы третьего и четвертого регистров соединены соответственно с третьим и четвертым входами блока линейной интерполяции, выход которого соединен с третьим входом блока квадратичной интерполяции и с информационным входом пятого регистра, выход которого соединен со входом шестого регистра, а выход последнего со входом седьмого регистра, кроме того, выходы пятого, шестого и седьмого регистров соединены соответственно с четвертым, пятым и шестым входами блока квадратичной интерполяции, выход которого соединен со входом восьмого регистра, выход которого является выходом блока интерполяции.

8. Устройство по п.7, отличающееся тем, что блок линейной интерполяции содержит два весовых блока, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока линейной интерполяции, первые входы первого и второго весовых блоков являются соответственно третьим и четвертым входами блока линейной интерполяции, выход делителя соединен с объединенными между собой вторыми входами первого и второго весовых блоков, выходы которых соединены соответственно с первым и вторым входами сумматора, выход которого является выходом блока линейной интерполяции.

9. Устройство по п.7, отличающееся тем, что блок квадратичной интерполяции содержит четыре весовых блока, делитель и сумматор, причем первый и второй входы делителя являются соответственно первым и вторым входами блока квадратичной интерполяции, первые входы каждого из весовых блоков являются соответственно третьим, четвертым, пятым и шестым входами блока квадратичной интерполяции, выход делителя соединен с объединенными между собой вторыми входами первого, второго, третьего и четвертого весовых блоков, выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами сумматора, выход которого является выходом блока квадратичной интерполяции.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25, Рисунок 26, Рисунок 27, Рисунок 28, Рисунок 29, Рисунок 30, Рисунок 31, Рисунок 32, Рисунок 33, Рисунок 34, Рисунок 35