Устройство для ввода информации

Устройство для ввода информации

Реферат

 

Устройство для ввода информации относится к области вычислительной техники и предназначено для выполнения в режиме разделения во времени операции многоканального приема и преобразования самосинхронизирующихся последовательных двоичных кодов от каналов с одинаковыми или различными длинами и битовыми скоростями. Техническим результатом является расширение области использования устройства путем повышения его помехоустойчивости и комплексного расширения его функциональных возможностей для приема информации по любому способу обмена с фиксированными или различными длинами и обнаружением информационной ошибки и сбоя битовой синхронизации. Устройство содержит коммутатор, регистр, декодер, входы первой и второй компонент цифровых дифференциальных сигналов последовательных самосинхронизирующихся двоичных кодов, кодовый вход данных, информационный кодовый выход, два входа записи, тактовый вход, вход сброса готовности результата операции и выход готовности результата операции, элементы И, обнаружитель паузы, преобразователь последовательного двоичного кода в параллельно-последовательный код. 3 ил.

Изобретение относится к области вычислительной техники, предназначено для выполнения в режиме разделения во времени операции многоканального приема и преобразования самосинхронизирующихся последовательных двоичных кодов от каналов с одинаковыми или различными длинами кодов и битовыми скоростями с выдачей информации фрагментами (слогами) параллельно-последовательного кода в сопровождении сигналов синхронизации фрагмента, информационной ошибки при четном числе единиц в принятом коде, сбоя битовой синхронизации при длине принятого кода, не кратной длине фрагмента, готовности фрагмента и готовности результата и может быть использовано при построении устройств для ввода информации типа [1] и контроллеров локальной сети (КЛС) с радиальной топологией [2, с.64-69] с раздельными и/или мультиплексными линиями (каналами) связи (ЛС), например КЛС станции локальной сети (СЛС) по протоколам на основе ГОСТ 18977-79 и РТМ 1495-75, имеющих широкое применение в системах управления авиационной, судовой и прочей техники, расположенной, как правило, на подвижных объектах [2, с.57-64].

В составе СЛС можно выделить (см., например, в [2] на с.221 рис.5.9) ядро (содержит процессор или однокристальную электронную вычислительную машину (ЭВМ), схему синхронизации и начальной установки и комбинированную память (в общем случае содержит ОЗУ - оперативное запоминающее устройство, ДОЗУ - двухпортовое ОЗУ, ПЗУ - постоянное запоминающее устройство и РПЗУ - репрограммируемое ПЗУ)), КЛС (содержит устройство для ввода информации, устройство для вывода информации и устройство для управления обменом (УУО) и синхронизацией (блок связи с подсистемой) для взаимосинхронизации и управления КЛС в целом), функционально ориентированные устройства для ввода-вывода информации в процессе взаимодействия СЛС с внешними объектами (пультом оператора, смежными системами, исполнительными устройствами, датчиками событий в объектах управления и т.п.), блок питания и системную магистраль (Q-BUS, ISA, VME либо другую) для обмена информацией между составными частями СЛС под управлением ЭВМ.

Следует отметить, что существует значительное число самосинхронизирующихся кодов, которые могут быть использованы при построении разнообразных устройств для ввода информации (биимпульсный код, манчестерский код, потенциальный код 2В 1Q, избыточные коды типа 4В/5В и т.п., [3]), но в локальных сетях наиболее часто используют [4, с. 30] код RZ (ГОСТ 18977-79 и РТМ 1495-75, зарубежные стандарты ARING-429 и AR-ING-575) и манчестерский код (ГОСТ 26765.52-87, зарубежные стандарты MIL-STD-1533B и MIL-STD-1773). В этой связи все дальнейшее изложение ведется с ориентацией на код RZ, так как он пока наиболее широко используется при построении систем управления бортовой аппаратуры. Заметим также, что наибольшую помехоустойчивость обмена информацией по проводным ЛС в любой аппаратуре обеспечивает передача самосинхронизирующегося кода цифровым дифференциальным (разностным) сигналом [5, с.22-24: Линии передачи сигналов.].

Для рационального распределения функций между аппаратно-программными средствами устройство для ввода информации и устройство для вывода информации должны гибко управляться от ЭВМ и быть максимально инвариантными как к протоколам локальной сети, так и к типу системной магистрали.

В бортовой аппаратуре обмен информацией в коде RZ между СЛС, датчиками и потребителями данных производится по мультиплексной ЛС и/или раздельным ЛС самосинхронизирующимися последовательными двоичными кодами (словами) в битовом ряде длин {n}={16 бит, 24 бит, 32 бит}, (1) младшими разрядами вперед и старшим разрядом контроля количества единиц в младших разрядах, разделенных между собою паузами Тп длительностью Тп=(4-40)Т, (2) определяемой периодом T= 1/F частоты следования F импульсов битовой синхронизации передачи сообщения, принадлежащей в общем случае множеству {F}={12,5 кГц, 48 кГц, 100 кГц, 250 кГц, 500 кГц, 1000 кГц}. (3) Согласно РТМ 1495-75 в бортовой аппаратуре обмен информацией может осуществляться следующими тремя способами: - асинхронным, являющимся основным. В этом режиме датчик непрерывно циклически выдает в отдельную ЛС от одного до 16 кодов (слов) информации; - по запросу, при котором датчик выдает в отдельную или мультиплексную ЛС требуемое количество слов информации только при получении по отдельной линии сигнала PQ запроса от потребителя - см. в [2] рис.1.26,б; - по готовности, при котором датчик по отдельной линии выставляет всем потребителям сигнал RDY готовности о начинающейся передаче (см. в [2] рис. 1.26, в), а затем выдает в отдельную или мультиплексную ЛС требуемое количество слов информации, причем сигнал RDY должен выставляться раньше передачи и сниматься не раньше ее окончания.

В любом из способов от любого датчика j-го канала ввода информация передается по ЛС в коде RZ цифровым дифференциальным сигналом Uj=Uaj-Ubj (4) в сложной помеховой обстановке при значительных величинах синфазной помехи Ucj=(Uaj+Ubj)/2. (5) Наличие в ЛС помехи Ucj (5) искажает обе компоненты Uaj=Ucj+Uj/2, (6) Ubj=Ucj-Uj/2, (7) дифференциального сигнала Uj (4) на входах ja и jb устройства (потребителя), которое характеризуется показателем помехоустойчивости K={M(Ucj/Uj)}max, (8) где j= 0, 1,..., А - номер датчика (канала ввода устройства), изменяющийся от 0 до А включительно; Uaj и Ubj - соответственно первая (а) и вторая (b) компоненты сигнала Uj (4), измеряемые на входах aj и bj устройства относительно его общей шины (корпуса); / - здесь и далее знак арифметической операции деления; М(Х) - оператор выделения модуля величины X, заключенной в круглые скобки, т.е. в (8) величины X=Ucj/Uj; {Q}max - оператор выделения максимального значения величины Q, содержащейся в фигурных скобках, т.е. в (8) величины Q=M(Ucj/Uj).

Согласно ГОСТ 18977-79 (см., например, [2, с.57-63]) в коде RZ каждый бит информации передается дифференциальным сигналом Uj (4) в течение битового периода Т=Т1 + Т2 при Т1=Т2=Т/2 так, что в активной части Т1 периода битовой синхронизации в течение времени Т2 возврата к нулю и в течение паузы Тп (2) величина напряжения Uj на входах устройства (приемника) полностью описывается выражениями Uj=(103) В в течение Т1 при приеме "1" кода RZ, (9) Uj=-(103) В в течение Т1 при приеме "0" кода RZ, (10) Uj=1 В в течение Тп (2) или времени Т2 возврата к нулю. (11) В реальных условиях передача информации в бортовой аппаратуре происходит в сложной помеховой обстановке при синфазной помехе Ucj (5), могущей превышать полезный сигнал Uj (4) в несколько раз. Это обусловило создание, в частности, специализированной микросборки АП.004 Т53.530.006 ТУ для приема и декодирования "Кода последовательного 48 кГц" по двум каналам при уровне синфазной помехи { M(Ucj)}max=15 В, т.е. при реальном показателе помехоустойчивости Кр=15/7>2. (12) В устройствах для ввода информации типа [1] при обмене по основному асинхроному способу каждой операции приема и преобразования сообщения должна предшествовать операция обнаружения паузы Тп (2) для подготовки устройства к выполнению очередной операции, а окончательный результат выполнения каждой операции приема и преобразования при любом способе обмена следует контролировать, например формировать сигнал информационной ошибки при четном числе единиц в принятом коде и сигнал сбоя битовой синхронизации при отклонении разрядности входного кода от выбранного ряда длин типа (1).

В этой связи создание для бортовой аппаратуры простого устройства для ввода информации по любому способу обмена от множества датчиков с разными параметрами, определенными, например, множествами типа (1) и (3) при условиях (3), (12) и гибкой управляемости от ЭВМ через УУО при максимальной независимости от протоколов локальной сети и типа системной магистрали, представляет, на наш взгляд, актуальную техническую задачу, разрешение которой позволит повысить качество разрабатываемых КЛС, в том числе и устройств типа [1] , поддерживающих в локальной сети при минимальных аппаратурных затратах высокую достоверность функционирования при обмене самосинхронизирующимися последовательными двоичными кодами.

Достоверность функционирования - свойство цифрового устройства, характеризующее способность средств контроля признать выходной результат работы правильным или ошибочным с помощью аппаратно-программных средств контроля [6, с.5], обеспечивающих его контролепригодность. Контролепригодность - свойство устройства, обуславливающее приспособленность контроля его технического состояния в процессе изготовления и эксплуатации [6, с.153]. Именно контролепригодность дает возможность получить на практике необходимую достоверность функционирования систем передачи, обработки информации и управления [7, с.12], которые в современной аппаратуре являются также станциями локальных сетей.

Основным недостатком известных устройств является узкая специализация и ограниченность их функциональных возможностей.

Известно одноканальное устройство для ввода информации [8], содержащее демодулятор, входы цифрового дифференциального сигнала кода RZ, являющиеся информационными входами демодулятора, генератор одиночных импульсов, специализированный счетчик, тактовый вход, соединенный с первыми входами формирователя и счетчика, вторые входы которых соединены с синхронизирующим выходом демодулятора, 33-разрядный регистр сдвига, информационный и синхронизирующий входы которого соединены с информационным выходом демодулятора и выходом формирователя, дешифратор адреса, выходы информационной и управляющей групп, соединенные соответственно с информационной группой выходов регистра сдвига и выходами дешифратора, стробирующий вход которого соединен с выходом младшего разряда регистра сдвига, являющимся выходом готовности результата операции устройства, входы дешифратора соединены с адресной группой выходов регистра сдвига, входы установки которого в режим преобразования и начальное состояние соединены с выходами счетчика.

По сигналам кода RZ и тактовым импульсам устройство [8] принимает информацию асинхронным способом следующим образом.

В течение каждого четвертого периода Т паузы Тп (2) счетчик с помощью тактовых импульсов частоты Fт=16/Т формирует два сигнала, переводящих регистр сдвига в начальное состояние (10...0) режима приема и преобразования. С окончанием паузы начинается режим приема и преобразования длительностью Тр= (32Т), в течение которого формирователь вырабатывает 32 импульса битовой синхронизации, по каждому из которых в регистр сдвига принимается со сдвигом вправо очередной бит последовательного двоичного кода с выхода демодулятора. После окончания каждой последовательности из 32 импульсов битовой синхронизации регистр сдвига заполняется и выставляет через дешифратор на одном из управляющих выходов адресный сигнал готовности информации, которая снимается с информационной группы выходов регистра сдвига адресуемым получателем. После этого счетчик сбрасывает регистр сдвига в начальное состояние (10... 0), в котором он остается до поступления на него очередной последовательности из 32 импульсов битовой синхронизации.

Основным недостатком устройства [8] является ограниченность области его применения, что обусловлено как ограниченностью его функциональных возможностей (отсутствует возможность ввода входного кода в ряде длин (1) и контроля его функционирования), так и тем, что в современных КЛС функция заключительной передачи вводимой информации получателю принадлежит не устройству ввода, а осуществляется ЭВМ с помощью УУО и функционально ориентированных устройств ввода-вывода.

Известно многоканальное устройство для ввода информации [9], содержащее блоки буферной памяти, счетчик, мультиплексор, дешифратор, регистр сдвига, триггер, генератор импульсов и элементы И. Данное устройство специализировано узко, так как выполняет функцию последовательного переноса содержимого каждого из блоков буферной памяти в регистр сдвига для передачи в ЭВМ.

Из известных технических решений наиболее близким к предлагаемому является устройство для ввода информации [1], содержащее мультиплексор для адресной коммутации соответственно компонент Uaj (6) и Ubj (7) сигнала Uj (4), первый преобразователь уровня, двухканальный программируемый делитель частоты, три регистра сдвига, декодер данных, генератор импульсов, второй преобразователь уровня, пять регистров, счетчик, триггер, элемент И-НЕ, входы первых и вторых компонент цифровых дифференциальных сигналов самосинхронизирующихся кодов, являющиеся информационными входами мультиплексора, кодовый вход данных, соединенный с информационными входами второго, четвертого и пятого регистров, три входа записи информации с кодового входа данных, вход сброса готовности результата, выход готовности результата, кодовый выход ошибки, являющийся выходом третьего регистра, и информационный кодовый выход, являющийся выходом первого регистра.

Функционирование устройства [1] опишем при поступлении на входы aj и bj каждого информационного j-го канала ввода мультиплексора трехуровневого цифрового дифференциального сигнала Uj (4) кода RZ, характеристики которого во времени T1, T2 и Тп определены множеством {(9), (10), (11)}. (13) С учетом изложенного выше последовательно рассмотрим функционирование четырех укрупненных частей устройства [1] (регистровой памяти управляющих кодов, коммутатора, декодера и преобразователя последовательного двоичного кода в параллельный код), образованных совокупностями отдельных его составных частей.

Регистровая память управляющих кодов содержит второй, четвертый и пятый регистры для хранения кодов управления соответственно декодером данных, делителем частоты и через второй преобразователь уровней адресным выбором канала j мультиплексора и порогового напряжения детектирования "1" или "0" кода RZ канала j. В каждый из этих регистров информация заносится по отдельному импульсу записи с общего кодового входа данных от ЭВМ.

Коммутатор содержит мультиплексор (образован из двух мультиплексоров-демультиплексоров) для одновременной адресной коммутации обеих компонент Uaj (6) и Ubj (7) сигнала Uj (4), первый преобразователь уровней (образован адресуемым мультиплексором-демультиплексором с ограничительными резисторами и двумя детекторами допусковых зон [10], каждый из которых выполнен на двух компараторах (микросхеме 521СА1 с двумя ограничительными резисторами) с объединенными по ИЛИ выходами, причем выход мультиплексора-демультиплексора соединен с пороговыми входами обоих детекторов допусковых зон, выход приема "1" кода RZ является выходом первого детектора допусковой зоны, инвертирующий вход которого соединен с неинвертирующим входом второго детектора допусковой зоны и с выходом компоненты Ubj мультиплексора, выход компоненты Uaj которого соединен с неинвертирующим входом первого детектора допусковой зоны и инвертирующим входом второго детектора допусковой зоны, выход которого является выходом приема "0" кода RZ, и второй преобразователь уровней для ретрансляции адресации всех мультиплексоров-демультиплексоров от четвертого регистра и формирования группы пороговых напряжений, выходы которой соединены с сигнальными входами мультиплексора-демультиплексора первого преобразователя уровней.

В процессе функционирования устройства [1] для любого выбранного канала j первый детектор допусковой зоны при положительном (или отрицательном) уровне порогового напряжения на выходе мультиплексора первого преобразователя уровней вырабатывает единичный сигнал приема "1" кода RZ при величине Uaj (или Ubj), соответствующей величине (9), а второй детектор допусковой зоны вырабатывает единичный сигнал приема "0" кода RZ при величине Ubj (или Uaj), соответствующей величине (10). Таким образом, в устройстве [1] детектирование кода RZ производится непосредственно по сигналу Uaj (6) или Ubj (7), который содержит помеху Ucj (4). Следовательно, устройство [1] работоспособно только при ограничении M(Uj/2)>M(Ucj), (14) т.е. характеризуется показателем помехоустойчивости Кп={M(Ucj/Uj)}max<0,5, (15) который в несколько раз меньше по сравнению сo значением (12), требуемым для бортовой аппаратуры.

Декодер содержит двухканальный управляемый делитель частоты (каждый канал делителя выполнен на микросхеме типа 133 ИЕ8, представляющей собой 6-разрядный двоичный умножитель, который может работать как цифровой интегратор с последовательным переносом кода числа из регистра подынтегральной функции), второй и третий регистры сдвига, декодер данных, генератор импульсов и третий регистр. Декодер предназначен для формирования тактовых импульсов на первом выходе делителя частоты, который соединен с тактовыми входами второго и третьего регистров сдвига и первым входом элемента И-НЕ, импульсов битовой синхронизации на втором выходе делителя частоты, который соединен с тактовым входом первого регистра сдвига, счетным входом счетчика и входом записи третьего регистра, последовательного двоичного кода принимаемой информации на битовом выходе декодера данных, который соединен с информационным входом первого регистра сдвига, и кода ошибки, выход которого через третий регистр связан с кодовым выходом декодера данных.

В процессе функционирования устройства [1] работа декодера данных программируется с кодового выхода второго регистра, а каждого двоичного умножителя делителя частоты - с соответствующего 4-разрядного кодового выхода пятого регистра.

Первый (или второй) двоичный умножитель при q=1 (или q=2) по непрерывной последовательности импульсов генератора импульсов и отдельному коду qC(3:0) функционирует циклически с длительностью цикла Тц=16/f (где f - частота следования импульсов генератора тактовых импульсов, которая значительно больше частоты F, определенной множеством (3), например f/F=16) так, что в течение цикла на выходе вырабатывает количество импульсов, определенное числом Q=qC0+(2qC1)+(4qC2)+(8qC3), (16) т.е. в течение Тц при qC(3:0)=(0000); (0001);...;(1110); (1111) делитель частоты вырабатывает на тактовом выходе (или на выходе сдвиговых импульсов битовой синхронизации) число импульсов Q=0; 1;...; 14; 15, по которым сигналы приема "1" и "0" кода RZ принимаются соответственно во второй и третий регистры сдвига (или фрагмент последовательного кода принимается в первый регистр сдвига с подсчетом числа принятых битов счетчиком), по содержимому которых и содержимому третьего регистра декодер данных вырабатывает на битовом выходе фрагмент (один или несколько бит) последовательного кода, а на кодовом выходе код ошибки при возникновении неопределенности при анализе содержимого второго и третьего регистров.

Поскольку импульсы битовой синхронизации вырабатываются вторым умножителем при q=2 согласно (16) независимо от сигналов приема "1" и "0" кода RZ, то корректная работа устройства [1] возможна при высокой стабильности генератора импульсов и управлении от ЭВМ и УУО при обмене только по неосновному способу (т.е. по готовности или по запросу) при жесткой взаимосинхронизации датчика по сигналу PQ от ЭВМ или ЭВМ по сигналу RDY от датчика.

Преобразователь последовательного двоичного кода в параллельный код содержит первый сдвиговый регистр, первый регистр, счетчик, триггер, элемент И-НЕ, информационный вход, соединенный с выходом последовательного двоичного кода декодера данных, тактовый вход, соединенный с первым входом элемента И-НЕ и выходом первого двоичного умножителя программируемого делителя частоты, вход импульсов битовой синхронизации, соединенный с тактовым входом первого регистра, счетным входом счетчика и выходом второго двоичного умножителя программируемого делителя частоты, информационный кодовый выход, связанный через первый регистр с кодовым выходом первого регистра сдвига, выход готовности результата операции, соединенный с выходом триггера и вторым входом элемента И-НЕ, и вход сброса готовности результата операции, соединенный с входами сброса первого регистра и триггера, вход установки которого соединен с входом записи первого регистра и выходом переполнения счетчика, вход сброса которого соединен с входом сброса первого регистра сдвига и выходом элемента И-НЕ.

Перед началом очередной операции преобразования преобразователь находится в исходном состоянии (режиме паузы) - первый регистр сдвига, первый регистр, счетчик и триггер сброшены в нулевые состояния. При поступлении последовательная информация передается в первый регистр сдвига по импульсам битовой синхронизации, которые подсчитываются счетчиком битов. При заполнении первого сдвигового регистра счетчик формирует сигнал переполнения, по которому содержимое первого регистра сдвига пересылается в первый регистр и устанавливается триггер, выставляющий сигнал готовности результата операции для передачи содержимого первого регистра в ЭВМ в течение времени готовности Т1г<Тп (2). По сигналу готовности через элемент И-НЕ проходят тактовые импульсы и сбрасывают первый регистр сдвига и счетчик, а ЭВМ считывает содержимое первого регистра и формирует сигнал сброса готовности для продолжения ввода информации от выбранного канала, а при смене канала ЭВМ сначала загружает в четвертый и пятый регистры новую информацию для подготовки ввода информации от требуемого канала, и при формировании сигнала запроса PQ (или при получении сигнала готовности RDY) ЭВМ через УУО формирует сигнал сброса готовности. По сигналу сброса готовности сбрасываются первый регистр и триггер, который запрещает работу элемента И-НЕ, и устройство [1] оказывается готовым к выполнению следующей операции.

Основным недостатком устройства [1] является ограниченность области его применения и аппаратурная сложность при недостаточной помехоустойчивости (из-за низкого показателя помехоустойчивости по оценке (15) и асинхронного формирования импульсов битовой синхронизации вторым двоичным умножителем программируемого делителя частоты по отношению к формированию первым (или вторым) детектором допусковой зоны [10] сигнала приема "1" (или "0") кода RZ) и ограниченности его функциональных возможностей (например, отсутствует возможность ввода входных кодов по основному асинхронному способу в ряде длин), обусловленные тем, что при построении преобразователя [1] в недостаточной степени учтена первичная информация как о способах ввода информации (основном асинхронном и неосновном - по запросу или по готовности), так и о параметрах сигналов вводимой информации, описанных, в частности, множествами (1), (3), (13)), маскируемых помехами Ucj (5) при ограничении (12).

Предлагаемым изобретением решается задача расширения области использования устройства путем повышения его помехоустойчивости (за счет как применения коммутатора с показателем помехоустойчивости (8), удовлетворяющим ограничению (12), так и формирования импульсов битовой синхронизации на основе сигналов приема "1" и "0" кода RZ) и комплексного расширения его функциональных возможностей за счет обеспечения возможности работы устройства для приема информации при любом способе обмена (асинхронном основном или неосновном по запросу или по готовности) в ряде длин кодов типа (1) и ряде битовых скоростей типа (3) с помощью обнаружения паузы с программируемым порогом, а также формирования результирующих сигналов контроля работы устройства - сигнала информационной ошибки и сигнала сбоя битовой синхронизации.

Для достижения этого технического результата в устройство для ввода информации, содержащее коммутатор, регистр, декодер, входы первой и второй компонент цифровых дифференциальных сигналов самосинхронизирующихся последовательных двоичных кодов каналов вводимой информации, являющихся информационными входами коммутатора, кодовый вход данных, связанный через регистр с адресным входом коммутатора, выходы приема "1" и "0" выбранного канала которого соединены с входами декодера, два входа записи, вход сброса готовности результата операции, тактовый вход (эквивалентен генератору импульсов), информационный кодовый выход и выход готовности результата операции, введены два элемента И, обнаружитель паузы, тактовый вход которого соединен с тактовым входом устройства, преобразователь последовательного двоичного кода в параллельно-последовательный код, выход фрагмента параллельно-последовательного кода которого соединен с информационным кодовым выходом, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, и выходы синхронизации фрагмента параллельно-последовательного кода, информационной ошибки, сбоя битовой синхронизации и готовности фрагмента, соединенные соответственно с первым, вторым, третьим и четвертым выходами преобразователя.

Пятый выход преобразователя соединен с выходом готовности результата операции, первый и второй входы записи устройства соединены соответственно с входами установки в первое и второе состояния паузы обнаружителя паузы и с входами первого элемента И, выход которого соединен с асинхронным инверсным входом записи регистра и первым входом второго элемента И, второй вход которого соединен с входом сброса готовности результата операции устройства, а выход соединен с входом сброса преобразователя, выход последовательного двоичного кода декодера соединен с информационным входом преобразователя, тактовый вход которого соединен с выходом импульсов битовой синхронизации декодера и входом записи обнаружителя паузы, который содержит два входа установки в первое и второе состояния паузы соответственно, кодовый вход, тактовый вход, вход записи, выход потенциального сигнала паузы, выход импульсного сигнала начала паузы, первый элемент НЕ, третий и четвертый элементы И, с первого по четвертый элементы ИЛИ, первый триггер, счетчик и первый элемент И-НЕ, первый вход которого соединен с тактовым входом обнаружителя, кодовый вход которого соединен с информационным параллельным входом счетчика, выходы старших разрядов которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ.

Вход установки в первое состояние паузы обнаружителя соединен с первым входом третьего элемента И асинхронным инверсным входом сброса первого триггера, асинхронный инверсный вход установки которого соединен с входом установки во второе состояние паузы обнаружителя и связан через первый элемент НЕ с асинхронным входом сброса счетчика, вход записи обнаружителя соединен с вторым входом третьего элемента И, выход которого соединен с асинхронным инверсным входом записи счетчика, выход младшего разряда счетчика соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И и вторым входом первого элемента И-НЕ, выход которого соединен с вычитающим счетным входом счетчика и вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ и тактовым входом первого триггера, информационный вход которого соединен с шиной ЛОГИЧЕСКОЙ 1.

Прямой и инверсный выходы первого триггера соединены соответственно с вторыми входами четвертого элемента И и четвертого элемента ИЛИ, выходы которых являются соответственно выходами потенциального сигнала паузы и импульсного сигнала начала паузы, которые соединены соответственно с потенциальным и импульсным управляющими входами преобразователя, который содержит входы информационный, тактовый, потенциальный управляющий, импульсный управляющий, сброса, выход фрагмента параллельно-последовательного кода, пять выходов, второй и третий элементы НЕ, пятый элемент ИЛИ, регистр сдвига с последовательно-параллельным вводом и параллельным выводом, триггеры с второго по пятый, второй, третий и четвертый элементы И-НЕ, пятый элемент И и элемент контроля по модулю два, кодовый вход которого соединен с выходом фрагмента параллельно-последовательного кода, выходы младших разрядов которого соединены с выходами старших разрядов регистра сдвига, а выход старшего разряда фрагмента соединен с информационным последовательным входом регистра сдвига и выходом второго триггера, информационный вход которого является информационным входом преобразователя, тактовый вход которого соединен с входом второго элемента НЕ и тактовыми входами второго триггера и регистра сдвига, информационный параллельный вход которого соединен с входом кода константы, у которого старший бит единица, а остальные биты нули.

Первый выход преобразователя соединен с выходом второго элемента И-НЕ и тактовым входом третьего триггера, выход которого соединен с вторым выходом преобразователя и битовым входом элемента контроля по модулю два, выход которого соединен с информационным входом третьего триггера, выход пятого элемента И соединен с асинхронными инверсными входами установки третьего и четвертого триггеров, третий выход преобразователя соединен с выходом четвертого триггера, асинхронный инверсный вход сброса которого соединен с выходом пятого элемента ИЛИ, первый вход которого соединен с выходом третьего элемента НЕ, асинхронные инверсные входы сброса регистра сдвига и установки второго триггера соединены с потенциальным управляющим входом преобразователя, импульсный управляющий вход которого соединен с вторым входом пятого элемента ИЛИ, первым входом второго элемента И-НЕ и асинхронным инверсным входом установки пятого триггера, асинхронный инверсный вход сброса которого соединен с входом сброса преобразователя и первым входом пятого элемента И, второй вход которого соединен с выходом третьего элемента И-НЕ и тактовым входом пятого триггера, информационный вход которого соединен с шиной ЛОГИЧЕСКОГО 0.

Четвертый выход преобразователя соединен с выходом нулевого младшего разряда и управляющим входом "параллельная запись/сдвиг вправо" регистра сдвига, входом третьего элемента НЕ и первым входом четвертого элемента И-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, пятый выход преобразователя соединен с выходом пятого триггера и первым входом третьего элемента И-НЕ, выход первого младшего разряда регистра сдвига соединен с вторым входом третьего элемента И-НЕ, третий вход которого соединен с вторым входом четвертого элемента И-НЕ и выходом второго элемента НЕ.

Авторам неизвестны технические решения, содержащие отличительные признаки, эквивалентные отличительным признакам (введение двух элементов И, обнаружителя паузы, преобразователя последовательного двоичного кода в параллельно-последовательный код, программируемого кодового входа порога обнаружения паузы и выходов синхронизации фрагмента параллельно-последовательного кода, информационной ошибки, сбоя битовой синхронизации и готовности фрагмента) предлагаемого устройства, которые по сравнению с прототипом [1] упрощают устройство и расширяют область его использования путем повышения его помехоустойчивости и комплексного расширения его функциональных возможностей за счет как обеспечения ввода информации любым способом (асинхронным, по готовности или по запросу) с различными длинами кодов и битовыми скоростями, например, принадлежащими множествам (1) и (3) соответственно, так и формирования результирующих сигналов контроля работы устройства (информационной ошибки и сбоя битовой синхронизации).

На фиг. 1-3 приведена функциональная схема устройства для ввода информации при реализации его, например, с использованием библиотеки элементов интегральных схем (ИС) серии 533 для работы с последовательными самосинхронизирующимися кодами RZ при ограничении (12) с параметрами, определенными множествами (1), (3) и (13) при длине фрагмента параллельно-последовательного кода, равной байту.

Устройство для ввода информации (фиг.1) содержит коммутатор 1, регистр 2, декодер 3, первый 4 и второй 5 элементы И, обнаружитель 6 паузы, преобразователь 7 последовательного двоичного кода в параллельно-последовательный код, первый 8 и второй 9 входы записи, соединенные соответственно с входами установки в первое и второе состояния паузы обнаружителя 6 и входами элемента 4, выход которого соединен с асинхронным инверсным входом записи регистра 2 и первым входом элемента 5, вход 10 сброса готовности результата, соединенный со вторым входом элемента 5, выход которого соединен с входом сброса преобразователя 7, входы первой 11 и второй 12 компонент цифровых дифференциальных сигналов самосинхронизирующихся последовательных двоичных кодов каналов вводимой информации, являющиеся информационными входами коммутатора 1, кодовый вход 13 данных, связанный через регистр 2 с адресным входом коммутатора 1, программируемый кодовый вход 14 порога обнаружения паузы, соединенный с кодовым входом обнаружителя 6, тактовый вход 15, соединенный с тактовым входом обнаружителя 6, выходы 16 и 17 коммутатора 1, соединенные с информационными входами декодера 3 и являющиеся соответственно выходами приема "1" и "0" самосинхронизирующегося кода канала, выбранного коммутатором 1, выход 18 последовательного двоичного кода декодера 3, соединенный с информационным входом преобразователя 7, выход 19 импульсов битовой синхронизации декодера 3, соединенный с входом записи обнаружителя 6 и тактовым входом преобразователя 7, информационный кодовый выход 20, являющийся выходом фрагмента параллельно-последовательного кода преобразователя 7, выходы синхронизации фрагмента, информационной ошибки, сбоя битовой синхронизации, готовности фрагмента и готовности результата, являющиеся соответственно первым 21, вторым 22, третьим 23, четвертым 24 и пятым 25 выходами преобразователя 7, и выходы 26 и 27 потенциального сигнала паузы и импульсного сигнала начала паузы обнаружителя 6, соединенные соответственно с потенциальным и импульсным управляющими входами преобразователя 7.

Обнаружитель 6 паузы (фиг.2) содержит входы 8 и 9 установки соответственно в первое и второе состояния паузы, кодовый вход 14, тактовый вход 15, вход 19 записи, выход 26 потенциального сигнала паузы, выход 27 импульсного сигнала начала паузы, первый элемент 28 НЕ, третий 29 и четвертый 30 элементы И, элементы ИЛИ с первого 31 по четвертый 34, первый триггер 35, счетчик 36 и первый элемент 37 И-НЕ, первый вход которого соединен с входом 15, вход 8 соединен с первым входом элемента 29 и асинхронным инверсным входом сброса триггера 35, асинхронный инверсный вход установки которого соединен с входом 9, который через элемент 28 связан с входом сброса счетчика 36, вход 19 соединен с вторым входом элемента 29, выход которого соединен с асинхронным инверсным входом записи счетчика 36, выходы старших разрядов которого соединены с входами элемента 31, выход которого соединен с первыми входами элементов 32 и 33, кодовый вход 14 соединен с информационным параллельным входом счетчика 32, выход младшего разряда которого соединен с вторым входом элемента 32, выход которого соединен с первым входом элемента 30 и вторым входом элемента 37, выход которого соединен с вычитающим счетным входом счетчика 36 и вторым входом элемента 33, выход которого соединен с первым входом элемента 34 и тактовым входом три