Управляемый операционный блок

Управляемый операционный блок

Реферат

 

Изобретение относится к области электросвязи и вычислительной техники, а конкретнее к области криптографических способов и устройств для защиты информации, передаваемой по телекоммуникационным сетям. Управляемый операционный блок преобразования двоичных данных содержит s2 активных каскадов, каждый из которых содержит к2 управляемых элементов, снабженных t-разрядными информационным входом и выходом и w-разрядным управляющим входом, где t=2,3 и w=1,2, причем, по крайней мере, для одного управляемого элемента выполнено условие w+t=4, а активные каскады состоят из управляемых элементов, снабженных двухразрядными управляющими входами, при этом активный каскад включает управляемые элементы, снабженные как трехразрядными, так и двухразрядными информационными входами и активный каскад включает управляемые элементы, снабженные как двухразрядными, так и одноразрядными информационными входами. Технический результат, достигаемый при реализации изобретения, состоит в повышении скорости обработки данных с использованием программируемых логических матриц типа FPGA. 4 з.п. ф-лы, 33 ил.

Изобретение относится к области электросвязи и вычислительной техники, а конкретнее к области криптографических способов и устройств для защиты информации, передаваемой по телекоммуникационным сетям.

В совокупности признаков заявляемого способа используются следующие термины:

- операционный блок - электронная схема, выполняющая некоторое преобразование блоков двоичных данных, называемых двоичными векторами; операционный блок содержит информационный вход, на который подаются преобразуемые двоичные вектора Х=(x ₁, х₂, ... , х_n), и выход, на котором формируются преобразованные двоичные вектора Y=(y ₁, y₂, ... , y_n); преобразование, осуществляемое операционным блоком может быть выражено аналитически в виде Y=F(X);

- двоичный вектор - это некоторая последовательность нулевых и единичных битов, например (0101101011); двоичному вектору может быть сопоставлено численное значение, которое определяется однозначно структурой двоичного вектора, если считать, что позиция каждого бита соответствует двоичному разряду; двоичный вектор Х будем обозначать большими латинскими буквами, а биты, являющиеся его компонентами - малыми латинскими буквами, следующим образом Х=(x₁, х₂, ... , х_n).

- операция конкатенации - операция объединения двоичных векторов, в результате которой формируется новый двоичный вектор, длина которого равна сумме длин двоичных векторов, над которыми осуществляется операция конкатенации; операцию конкатенации будем обозначать следующим образом: Z=(X, Y), где Х и Y - двоичные вектора, над которыми осуществляется операция конкатенации; например, при Х=(x₁, х₂, ... , х_n) и Y=(y ₁, y₂, ... , y_k) для Z=(X, Y) имеем Z=(x₁, x₂, ... , x_n, y₁ , y₂, ... , y_k);

- операнд - преобразуемый двоичный вектор;

- вес Хемминга - число единичных битов, содержащихся в двоичном векторе;

- управляемый операционный - блок операционный блок, содержащий дополнительный вход, называемый управляющим входом, на который подается управляющий двоичный вектор V=( ₁, ₂, ... , _n), задающий конкретный вариант функции преобразования F; зависимость F от V обозначается индексом, а именно, в виде f_(V); аналитическая запись преобразования выполняемого управляемым операционным блоком имеет вид Y=F_(V)(X);

- управляемый элемент - это типовой электронный узел, снабженный t-разрядными информационным входом и выходом, w-разрядным управляющим входом, где t=2, 3 и w=1, 2, и используемый для построения управляемых операционных блоков; управляемый элемент представляет собой некоторый элементарный управляемый операционный блок и обозначается в виде S_t/w, t и w - число разрядов информационного и управляющего входов, соответственно;

- управляемая операция - это операция, осуществляемая с помощью управляемого операционного блока, в частности операция, выполняемая над одним операндом под управлением некоторого двоичного вектора, называемого управляющим двоичным вектором и заключающаяся в формировании выходного двоичного вектора в зависимости от значения операнда и значения управляющего двоичного вектора; в формулах управляемую операцию будем обозначать записью F_(V), где V - управляющий двоичный вектор;

- модификация управляемой операции - операция, соответствующая преобразованию операнда при фиксированном значении управляющего двоичного вектора V=V₀;

- обратная управляемая операция (по отношению к некоторой данной управляемой операции) - это управляемая операция, все модификации которой F^-1 _(V) являются обратными по отношению к соответствующим модификациям управляемой операции F_(V), т.е. для любого заданного значения управляющего двоичного вектора последовательное выполнение операций F_(V) и F^-1_(V) над двоичным вектором Х не изменяют значения последнего, что аналитически можно записать в виде Х:=F_(V)(F^-1 _(V)(X)) или Х:=F^-1_(V)(F _(V)(X)); частный пример реализации взаимно обратных управляемых операций в виде двух взаимно обратных управляемых перестановок описан в патенте РФ №2140714;

- схемотехнические ресурсы - число активных элементов (например, транзисторов или типовых логических модулей), которые могут быть использованы для реализации, например, для аппаратной реализации алгоритма шифрования;

- схемотехническая сложность реализации - схемотехнические ресурсы, используемые для реализации соответствующей электронной схемы, например управляемого операционного блока.

Известны управляемые сумматоры, представляющие собой управляемые операционные блоки, реализующие управляемую двухместную операцию [Гуц Н.Д., Молдовян А.А., Молдовян Н.А. Гибкие аппаратно-ориентированные шифры на базе управляемых сумматоров // Вопросы защиты информации. 2000. №1. С.8-15] и используемые для повышения стойкости шифрования. Недостатком управляемых сумматоров является то, что для их реализации требуются значительные схемотехнические ресурсы. Более экономичным вариантом управляемых операционных блоков являются блоки управляемых перестановок [Гуц Н.Д., Изотов Б.В., Молдовян Н.А. Управляемые перестановки с симметричной структурой в блочных шифрах // Вопросы защиты информации. 2000. №4. С.57-64], реализующие управляемую перестановку битов преобразуемого двоичного вектора и используемые при построении устройств, предназначенных для шифрования двоичной информации. Использование управляемых операций обеспечивает повышение стойкости шифрования данных при использовании незначительных схемотехнических ресурсов. Однако устройство аналог реализует частный вариант управляемой операции, которая сохраняет вес Хемминга операнда, что ограничивает повышение эффективности шифрующего преобразования за счет применения управляемой операции.

Наиболее близким по своей технической сущности к заявляемому управляемому операционному блоку является управляемый операционный блок, описанный в работе [Еремеев М.А., Молдовян Н.А. Синтез аппаратно-ориентированных управляемых подстановок над двоичными векторами большой длины//Вопросы защиты информации. 2001. №4. С.46-51] и построенный с использованием типовых управляемых элементов S_2/1 (см. фиг.2а), содержащих двухразрядный информационный вход, двухразрядный выход и одноразрядный управляющий вход. На фиг.24 представлен частный вариант реализации управляемого операционного блока, построенного с использованием указанных управляемых элементов. В данном варианте управляемый операционный блок имеет 8-разрядный информационный вход, 8-разрядный выход и 12-разрядный управляющий вход. Проводники, передающие управляющие сигналы показаны пунктирной линией, а проводники, передающие информационные сигналы (т.е. биты преобразуемого двоичного вектора), - сплошной линией. Управляющие элементы образуют три активных каскада, каждый из которых состоит из четырех управляемых элементов. Входы верхнего (первого) активного каскада являются входами управляемого операционного блока. Выходы нижнего (последнего) активного каскада являются выходами управляемого операционного блока. Каждые два последовательных активных каскада между собой соединены посредством фиксированной коммутации соответствующих выходов предыдущего активного каскада с соответствующими входами последующего активного каскада. При изображении фиксированной коммутации на чертежах и фигурах фиксированная коммутация между соседними активными каскадами изображается непосредственно линиями, соответствующими соединительным проводникам, или в виде узла фиксированной коммутации, расположенного между соответствующими активными каскадами. Управляющие входы всех управляемых элементов составляют управляющий вход управляемого операционного блока. В общем случае устройство прототип представляет собой управляемый операционный блок, содержащий n-разрядный информационный вход, m-разрядный управляющий вход и s 2 последовательных активных каскадов, состоящих из k=n/2 включенных управляемых элементов, причем совокупность информационных входов управляемых элементов i-го активного каскада, где i=1, 2, ... , s, образуют n-разрядный информационный вход i-го активного каскада и совокупность выходов управляемых элементов i-го активного каскада образуют n-разрядный выход i-того активного каскада. Кроме того, n-разрядный информационный вход первого активного каскада и n-разрядный выход s-го активного каскада являются, соответственно, n-разрядными информационным входом и выходом управляемого операционного блока. Причем совокупность управляющих входов всех активных каскадов является m-разрядным управляющим входом управляемого операционного блока, а каждый разряд n-разрядного выхода j-то активного каскада, где j=1, 2, ... , s-1, соединен с одним разрядом n-разрядного информационного входа (j+1)-го активного каскада.

Устройство прототип обеспечивает изменение веса Хемминга при преобразовании операнда, однако при аппаратной реализации с использованием широко распространенных программируемых логических матриц типа FPGA недостаточно эффективно используется потенциал, заложенный в данном типе программируемых устройств. Логическая матрица типа FPGA [Угрюмов Е.П. Цифровая схемотехника. - СПб, БХВ - Санкт-Петербург, 2000. - 518 с. (см. стр. 391-412)] представляет собой набор большого числа типовых логических модулей, основной частью каждого из которых являются две логические ячейки с четырехразрядным входом и одноразрядным выходом. Одна логическая ячейка позволяет реализовать произвольную булевую функцию от четырех переменных [Угрюмов Е.П. Цифровая схемотехника. - СПб, 2000. - С.402]. При реализации одного управляемого элемента S _2/1, содержащего двухразрядный информационный вход, двухразрядный выход и одноразрядный управляющий вход, используется один типовой логический модуль. Это обусловлено тем, что преобразование, выполняемое управляемым элементом S_2/1, задается двумя булевыми функциями от трех переменных, для реализации которых необходимо использовать две типовые логические ячейки, содержащиеся в одном типовом логическим модуле. Однако одна ячейка может реализовать произвольную булевую функцию от четырех переменных, т.е. один типовой логический модуль может выполнить существенно более сложное преобразование, чем преобразование, задаваемое управляемым элементом S_2/1, а именно, преобразование, описываемое двумя булевыми функциями от четырех переменных. Таким образом, недостатком прототипа при аппаратной реализации с использованием логических программируемых логических матриц типа FPGA является относительно невысокая скорость обработки данных, обусловленная недостаточно эффективным использованием ресурсов типовых логических ячеек.

В основу изобретения положена задача разработать управляемый операционный блок, при реализации которого более эффективно используется потенциал логических ячеек типовых логических модулей программируемых логических матриц типа FPGA, благодаря чему при заданной криптостойкости снижается количество используемых логических ячеек, что ведет к повышению скорости обработки данных.

Решение поставленной задачи достигается тем, что в управляемом операционном блоке, снабженном n-разрядными информационным входом и выходом, где n 4, m-разрядным управляющим входом, где m 4, и содержащий s 2 активных каскадов, i-й активный каскад, где i=1,2, ... , s, содержит k 2 управляемых элементов, каждый из которых снабжен информационным и управляющим входами и выходом, совокупности информационных входов и выходов управляемых элементов i-го активного каскада и совокупность их управляющих входов являются, соответственно, n-разрядными информационными входом и выходом и управляющим входом i-го активного каскада, каждый разряд n-разрядного выхода j-го активного каскада, где j=1,2, ... ,s-1, подключен к одному из разрядов n-разрядного информационного входа (j+1)-го активного каскада, причем n-разрядный информационный вход первого активного каскада, n-разрядный выход s-го активного каскада и совокупность управляющих входов всех активных каскадов являются, соответственно, n-разрядным информационным входом, n-разрядным выходом и m-разрядным управляющим входом управляемого операционного блока, новым, согласно изобретению, является то, что, по крайней мере, один активный каскад состоит из управляемых элементов, каждый из которых снабжен t-разрядными информационными входом и выходом, где t=2,3, w-разрядным управляющим входом, где w=1,2, причем, по крайней мере, для одного управляемого элемента выполнено условие w+t=4, а каждый разряд управляющих входов управляемых элементов, содержащихся в активных каскадах, соединен с одним из разрядов m-разрядного управляющего входа управляемого операционного блока.

Благодаря такому решению, обеспечивается более полное использование потенциала программируемых логических матриц типа FPGA, обусловливаемое тем, что управляемый элемент с двухразрядным входом реализуется с использованием двух типовых логических ячеек программируемых логических матриц типа FPGA, каждая из которых реализует булевую функцию от четырех переменных. Последнее приводит к существенному повышению эффективности преобразования, осуществляемого с помощью управляемого элемента, и эффективности управляемого операционного блока, построенного на основе таких управляемых элементов. Это обеспечивает повышение эффективности управляемой операции как криптографического примитива, что позволяет уменьшить число раундов шифрования и тем самым обеспечивает снижение используемых схемотехнических ресурсов при аппаратной реализации на базе программируемых логических матриц типа FPGA и повышение скорости обработки данных.

Новым является также и то, по крайней мере, один из активных каскадов содержит g управляемых элементов, снабженных трехразрядными информационным входом и выходом и одноразрядным управляющим входом, где g является нечетным натуральным числом, удовлетворяющим условию 1 g&; n/3, при нечетном n и четным натуральным числом, удовлетворяющим условию 1 g&; n/3, при четном n&; 6, и h управляемых элементов, снабженных двухразрядными информационным входом и выходом, причем h=(n-3g)/2.

Благодаря этому обеспечивается возможность построения управляемых операционных блоков с широким диапазоном соотношения размеров информационного и управляющего входов.

Новым является и то, что n является натуральным числом, кратным трем, и, по крайней мере, один из активных каскадов состоит из n/3 управляемых элементов, снабженных трехразрядными информационным входом и выходом и одноразрядным управляющим входом.

Благодаря этому обеспечивается однородность структуры управляемого операционного блока при числе разрядов информационного входа управляемого операционного блока, кратном трем.

Кроме того, новым является и то, что n является четным натуральным числом, и, по крайней мере, один из активных каскадов состоит из n/2 управляемых элементов, снабженных двухразрядными информационным входом и выходом и двухразрядным управляющим входом.

Также новым является то, что n является четным натуральным числом, и, по крайней мере, один из активных каскадов состоит из n/2 управляемых элементов, снабженных двухразрядными информационным входом и выходом и w-разрядным управляющим входом, причем, по крайней мере, один из управляемых элементов снабжен двухразрядным управляющим входом.

Последние два варианта заявляемого технического решения обеспечивают повышение числа различных потенциально возможных модификаций управляемой операции, что реализует один из механизмов повышения эффективности управляемой операции как криптографического примитива.

Заявляемое устройство поясняется чертежами, на которых показаны:

на фиг.1 - Общая схема заявленного управляемого операционного блока;

на фиг.2 - Типы управляемых элементов и их обозначения;

на фиг.3 - Вариант схемы управляемого операционного блока S_10/18 ;

на фиг.4 - Вариант схемы управляемого операционного блока S_32/160;

на фиг.5 - Таблицы истинности, задающие три варианта булевых функций от трех переменных;

на фиг.6 - Варианты преобразований, осуществляемые управляемым элементом, описанным в примере 4, при четырех различных значениях управляющего вектора;

на фиг.7 - Варианты преобразований, осуществляемые управляемым элементом, описанным в примере 5;

на фиг.8 - Схемы управляемого операционного блока S_32/160;

на фиг.9 - Вариант схемы управляемого операционного блока S_64/448;

на фиг.10 - Вариант схемы управляемого операционного блока S_64/180;

на фиг.11 - Вариант схемы управляемого элемента S_3/1;

на фиг.12 - Обозначение управляемых элементов, являющихся инволюциями, и обозначение двух взаимно обратных управляемых операционных блоков;

на фиг.13 - Вариант схемы управляемого элемента S_3/1 общего типа;

на фиг.14 - Вариант схемы управляемого элемента S^-l_3/1;

на фиг.15 - Вариант взаимно обратных управляемых операционных блоков S_8/9 и S^-1_8/9;

на фиг.16 - Вариант построения взаимно обратных управляемых операционных блоков S_32/72 и S^-1_32/72;

на фиг.17 - Вариант построения взаимно обратных управляемых операционных блоков S_8/12 и S^-1_8/l2 ;

на фиг.18 - Вариант построения взаимно обратных управляемых операционных блоков S_64/192 и S^-1 _64/192;

на фиг.19 - Вариант построения взаимно обратных управляемых операционных блоков S_96/544 и S^-1_96/544;

на фиг.20 - Вариант построения взаимно обратных управляемых операционных блоков S _9/9 и S^-1_9/9;

на фиг.21 - Вариант построения взаимно обратных управляемых операционных блоков S_81/192 и S^-1_81/192;

на фиг.22 - Вариант алгоритма одностороннего преобразования 192-битового блока данных;

на фиг.23 - Вариант структуры одного раунда шифрования 128-битового алгоритма криптографического преобразования;

на фиг.24 - Прототип.

Обобщенная структура управляемого операционного блока, соответствующего заявляемому изобретению, представлена фиг.1, где х₁ , х₂, ... , х_n - биты преобразуемого двоичного вектора X, подаваемого на n-разрядный информационный вход управляемого операционного блока; у₁, у₂, ... , y _n - биты выходного двоичного вектора Y, формируемого на n-разрядном выходе управляемого операционного блока; ₁, ₂, ... _m - биты управляющего двоичного вектора V=( ₁, ₂, ... . _m), подаваемого на m-разрядный управляющий вход управляемого операционного блока. В общем виде управляемый операционный блок представляет собой s последовательных активных каскадов 1 ₁, 1₂, ... , 1_s, соединенных между собой с помощью узлов фиксированной коммутации 2₁, 2₂, ... , 2_s-1, выполненных в виде разводки проводников, каждый из которых соединяет один из выходов одного их управляемых элементов предыдущего активного каскада с одним из информационных входов одного их управляемых элементов последующего активного каскада. В общем случае в каждом активном каскаде содержатся управляемые элементы трех типов S_2/1, S_2/2 и S_3/1, которые показаны прямоугольниками с общим обозначением управляемого элемента S_t/w. При этом в разных активных каскадах данные управляемые элементы могут содержаться в различных сочетаниях. В зависимости от четности числа разрядов информационного входа n число содержащихся управляемых элементов типа S_3/1 g является четным или нечетным, что обеспечивает соответствие суммарного числа разрядов входов всех управляемых элементов числу разрядов информационного входа активного каскада и управляемого операционного блока в целом. При нечетном n число g является нечетным, причем g удовлетворяет условию 1 g&; n/3. При четном n&; 6 число g является четным, причем g удовлетворяет условию 1 g<n/3. Если g n/3, то активный каскад содержит h управляемых элементов типа S_2/w, где w=1, 2, причем h=(n-3g)/2. В частном случае при произвольном четном значении n активный каскад может включать только управляемые элементы типа S_2/2, число которых составляет n/2. В другом частном случае при произвольном значении n, кратном трем, активный каскад может включать только управляемые элементы типа S_3/1, число которых составляет n/3. Возможны также частные случаи, соответствующие произвольному четному значению n, в которых активный каскад включает управляемые элементы типов S_2/1 и S_2/2, число общее число которых составляет n/2.

Совокупность всех информационных входов управляемых элементов первого каскада образуют n-разрядный информационный вход управляемого операционного блока, совокупность всех выходов управляемых элементов последнего активного каскада образуют n-разрядный выход управляемого операционного блока, а совокупность всех разрядов управляющих входов управляемых элементов всех активных каскадов образуют m-разрядный управляющий вход управляемого операционного блока.

На фиг.2б показан управляемый элемент, содержащий двухразрядный информационный вход, двухразрядный выход и двухразрядный управляющий вход, обозначаемый как S _2/2. При этом на фигурах данный управляемый элемент обозначается прямоугольником, на котором приводится запись "S_2/2 " или "2/2". Повышение эффективности преобразования, осуществляемого с помощью управляемого элемента S_2/2 , реализуемого с помощью двух булевых функций от четырех переменных, обусловлено тем, что он реализует четыре различных модификации операции преобразования двухбитового входного двоичного вектора, тогда как управляемый элемент S_2/1 реализует только две модификации подобной операции. Повышение эффективности случае связано с увеличением числа модификаций операций, реализуемых с помощью управляемого элемента.

На фиг.2в показан управляемый элемент, содержащий трехразрядный информационный вход, трехразрядный выход и одноразрядный управляющий вход, обозначаемый как S _3/1, а на фигурах - прямоугольником с записью "S _3/1" или "3/1". Повышение эффективности преобразования, осуществляемого с помощью управляемого элемента S_3/1 реализуемого с помощью двух булевых функций от четырех переменных, обусловлено тем, что он реализует две модификации операции преобразования трехбитового входного двоичного вектора, тогда как управляемый элемент S_2/1 реализует две модификации операции преобразования над двухбитовым входным двоичным вектором. Повышение эффективности в данном случае связано с увеличением размера преобразуемого входного двоичного вектора.

В общем случае управляемые элементы S_2/2 реализуют 4 различных модификации управляемой операции, выполняемой над двухбитовым двоичным вектором (x₁, x₂), в зависимости от текущего значения двухбитового управляющего двоичного вектора ( ₁, ₂) (см. фиг.2б). Каждый бит выходного двоичного вектора (y₁, y₂), получаемого в результате преобразования двоичного вектора (x₁, x₂) является булевой функцией от четырех переменных х₁, x₂, ₁ и ₂:, т.e. имеем y₁=f₁(x₁ , х₂, ₁, ₂) и y₂=f₂(x₁, x ₂, ₁, ₂). Всего существует N_f=2¹⁶ различных булевых функций от четырех переменных. При реализации заявляемых управляемых операционных блоков в электронных устройствах, реализуемых с использованием логических матриц типа FPGA, произвольная булевая функция от четырех переменных может быть реализована с использованием одной логической ячейки. Поскольку имеются две логические ячейки в каждом типовом логическом модуле логической матрицы типа FPGA, то с помощью одного типового логического модуля могут быть реализованы две произвольные булевые функции от четырех переменных. Таким образом, используя один типовой логический модуль FPGA-матрицы, можно реализовать один управляемый элемент S_2/2 произвольного типа. Число различных возможных управляемых элементов S_2/2 составляет N_s =(N_f)²=2³², из которых при построении управляемых операционных блоков для конкретных применений могут быть выбраны варианты управляемых элементов S_2/2, обладающих нужными свойствами.

Варианты реализации управляемых элементов S_2/1 с помощью двух булевых функций от трех переменных описаны в работе [Еремеев М.А., Молдовян Н.А. Синтез аппаратно-ориентированных управляемых подстановок над векторами большой длины // Вопросы защиты информации. 2001. №4. С.46-51].

В общем случае управляемые элементы S_3/1 реализуют 2 различных модификации управляемой операции, выполняемой над трехбитовым двоичным вектором (х₁, x₂, х₃), в зависимости от текущего значения управляющего бита v (см. фиг.2б). Каждый бит выходного двоичного вектора (y ₁, y₂, y₃) получаемого в результате преобразования двоичного вектора (х₁, х₂ , х₃) является булевой функцией от четырех переменных х₁, х₂, х₃, и , т.е. имеем y₁=f₁(x₁, x ₂, x₃, ), у₂=f₂(x₁, х₂, x₃, ) и y₃=f₃(х₁, x₂, x₃, ). С использованием трех типовых логических модулей логической матрицы типа FPGA могут быть реализованы шесть произвольных булевых функций от четырех переменных. Таким образом, используя три типовых логических модуля FPGA-матрицы, можно реализовать два управляемых элемента S_3/1 произвольного типа. При этом максимально используется потенциал логических ячеек. Число различных возможных управляемых элементов S_3/1 составляет N_s =(N_f)³=2⁴⁸, из которых при построении управляемых операционных блоков для конкретных применений могут быть выбраны варианты управляемых элементов S_3/1, обладающих свойствами, обеспечивающими высокую эффективность управляемых операционных блоков.

Управляемый операционный блок будем обозначать как S_n/m, где первый индекс обозначает разрядность информационного входа и выхода, а второй индекс, отделенный от первого разделителем “/” обозначает разрядность управляющего входа. На фиг.3 показан частный вариант построения управляемого операционного блока с 10-разрядным информационным входом, 10-разрядным выходом и 18-разрядным управляющим входом, построенный с использованием 6 управляемых элементов S_2/2 и 6 управляемых элементов S_3/1.

Для заданных значений n и m могут быть разработаны различные типы управляемых операционных блоков, отличающихся между собой набором используемых узлов фиксированной коммутации. В качестве узлов фиксированной коммутации управляемого операционного блока S_n/m могут быть взяты узлы фиксированной коммутации управляемых операционных блоков типа _n/m, построенных на основе управляемых элементов S _2/1 и описанных в работе [Еремеев М.А., Молдовян Н.А. Синтез аппаратно-ориентированных управляемых подстановок над векторами большой длины//Вопросы защиты информации. 2001. №4. С.46-51], или узлы фиксированной коммутации, используемые в управляемых операционных блоках типа Р_n/m, составленных с использованием рекурсивного механизма построения, описанного в работе [Гуц Н.Д., Изотов Б.В., Молдовян Н.А. Управляемые перестановки с симметричной структурой в блочных шифрах//Вопросы защиты информации. 2000. №4. С.57-64]. При заданном наборе узлов фиксированной коммутации различные управляемые операционные блоки строятся с использованием различных наборов управляемых элементов S_2/1, S _2/2 и S_3/1. При этом каждый тип управляемых элементов может быть реализован в большом числе конкретных вариантов, используя булевые функции различного вида. В общем случае число различных модификаций управляемой операции, выполняемой операционным блоком S_n/m составляет 2^m. Соотношение между n и m определяется числом активных каскадов в управляемом операционном блоке и соотношением управляемых элементов типа S_2/z, где z=1, 2, и S_3/1. Рассмотрим конкретные примеры построения управляемых операционных блоков S_n/m .

Пример 1. Управляемый операционный блок S₁₀ /₁₈.

Данный пример показан на фиг.3в и соответствует построению управляемого операционного блока S₁₀/ ₁₈.

Пример 2. Управляемые операционные блоки типа S_32/160.

Данный пример показан на фиг.4 и соответствует структурной схеме построения управляемого операционного блока S_32/160, который состоит из пяти однотипных активных каскадов 1₁, 1₂, 1₃, 1₄ , 1₅ и четырех узлов фиксированной коммутации 2₁, 2₂, 2₃, 2₄. Узлы фиксированной коммутации различаются между собой и выполнены таким образом, чтобы обеспечить влияние каждого входного бита x₁, x₂, ... , x_n на каждый выходной бит y₁, y₂, ... , у_n. Используя различные типы управляемых элементов S_2/2, можно построить разные типы управляемых операционных блоков S_32/160 , сохраняя структурную схему, показанную на фиг.4. Ниже рассматриваются варианты булевых функций от четырех переменных и примеры построения управляемых элементов S_2/2.

Пример 3. Варианты булевых функций типа у =f(x₁, х₂, ₁, ₂).

Данный пример показывает варианты булевых функций от четырех переменных y=f(x₁, x₂ , ₁, ₂), которые могут быть использованы при построении управляемых элементов. Варианты таких функций, заданных с помощью таблиц истинности, показаны на фиг.5.

Пример 4. Построение управляемого элемента S_2/2.

Данный пример показывает вариант построения управляемых элементов S_2/2, в котором в качестве булевой функции y₁=f₁(x ₁, х₂, ₁, ₂) используется первый вариант функции y=f(x₁ , х₂, ₁, ₂) из примера 3, а в качестве булевой функции y ₂=f₂(x₁, х₂, ₁, ₂) используется второй вариант функции y=f(x₁ , х₂, ₁, ₂) из примера 3. Модификации управляемой операции, реализуемой управляемым элементом S_2/2 при значениях управляющего двоичного вектора, равных ( ₁, ₂)=(0, 0), ( ₁, ₂)=(0, 1), ( ₁, ₂)=(1, 0) и ( ₁, ₂)=(1, 1), представлены в виде функциональной схемы и в виде аналитической записи на фигурах 6а, 6б, 6в и 6г, соответственно. На фиг.6в и 6г черта сверху над переменной в аналитической записи обозначает операцию логического отрицания, выполняемого над этой переменной. На фигурах операция логического отрицания обозначена знаком " ". Все четыре модификации управляемой операции, реализуемой управляемым элементом S_2/2, являются инволюциями, т.е. задают преобразование, удовлетворяющее условию , если , для каждого из четырех возможных значений двоичного вектора ( ₁, ₂). При использовании других пар булевых функций могут быть построены управляемые элементы S_2/2, которые не являются инволюциями, что при построении специальных типов управляемых операционных блоков предоставляет конструктивные преимущества, связанные с большим числом вариантов реализации управляемых элементов S_2/2. При решении большого числа задач построения управляемых операционных блоков, ориентированных на применение в алгоритмах криптографического преобразования, достаточным является использование управляемых элементов S _2/2, являющихся инволюциями, число конкретных вариантов которых является достаточно большим. Основным достоинством управляемых элементов, являющихся инволюциями, состоит в том, что с их использованием упрощается построение пар взаимно обратных управляемых операционных блоков.

Пример 5. Построение управляемого элемента S _2/2.

Данный пример показывает вариант построения управляемого элемента S_2/2, представленного четырьмя модификациями управляемой операции, которые описываются таблицами истинности и поясняются функциональными схемами на фиг.7. Модификации, реализуемые при значениях управляющего двоичного вектора ( ₁, ₂)=(0, 0), (