Корреляционный дискриминатор времени задержки

Корреляционный дискриминатор времени задержки

Иллюстрации

Показать все

Реферат

Изобретение относится к специализированным средствам извлечения информации и может быть использовано для оценки времени относительной задержки между двумя псевдослучайными последовательностями.

Прототипом изобретения является корреляционный дискриминатор времени задержки, содержащий два регистра сдвига, блок сравнения (группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и элемент И), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два триггера, два счетчика, одновибратор, четыре элемента И и элемент ИЛИ, причем информационный вход первого регистра сдвига является первым информационным входом дискриминатора, вторым информационным входом которого является первый вход первого элемента ИЛИ, тактовым входом дискриминатора служит тактовый вход второго регистра сдвига, разрядные выходы первого и второго регистров сдвига соединены соответственно с первыми и вторыми входами блока сравнения, выход которого соединен с входом одновибратора, выход которого соединен с обнуляющими входами регистров сдвига, первого счетчика и первого триггера, второй вход первого элемента И соединен с прямым выходом второго триггера и первым входом второго элемента И, второй вход которого соединен с тактовым входом второго регистра сдвига, а выход второго элемента И соединен с тактовым входом первого регистра сдвига и со счетным входом первого счетчика, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с информационным входом второго регистра сдвига, второй вход элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого соединен с инверсным выходом второго триггера, установочный вход которого соединен с обнуляющим входом второго счетчика и является управляющим входом дискриминатора, счетный вход второго счетчика соединен с выходом четвертого элемента И, первый вход которого соединен с прямым выходом первого триггера, второй вход четвертого элемента И соединен с тактовым входом дискриминатора, выход переполнения первого счетчика соединен с обнуляющим входом второго триггера и установочным входом первого триггера, второй вход третьего элемента И соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого соединены с соответствующими выходами второго регистра сдвига, разрядные выходы второго счетчика являются выходом дискриминатора [А.с. СССР №1413643. Опубл. в БИ, 1988 г., №28].

Недостатком прототипа является аппаратурная избыточность.

Технический результат, достигаемый при использовании настоящего изобретения, состоит в аппаратурном упрощении при сохранении прежними точности и быстродействия вычислений искомого параметра.

Технический результат достигается тем, что в корреляционный дискриминатор времени задержки, содержащий два регистра сдвига, блок сравнения, два триггера, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И, информационный вход первого регистра сдвига является первым информационным входом дискриминатора, тактовым входом которого служит тактовый вход второго регистра сдвига, разрядные выходы первого и второго регистров сдвига соединены соответственно с первыми и вторыми входами блока сравнения, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами второго регистра сдвига согласно правилу формирования псевдослучайной последовательности, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, первый вход которого объединен с первым входом второго элемента И и подключен к тактовому входу дискриминатора, управляющим входом которого является установочный вход первого триггера, к управляющему входу дискриминатора подключен обнуляющий вход счетчика, суммирующий вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго триггера, разрядные выходы счетчика являются выходами дискриминатора, согласно изобретению введен мультиплексор, выход которого соединен с информационным входом второго регистра сдвига, первый информационный вход мультиплексора является вторым информационным входом дискриминатора, второй информационный вход мультиплексора соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, адресный вход мультиплексора соединен с выходом второго триггера, D-вход которого соединен с выходом первого триггера, обнуляющий вход которого соединен с выходом блока сравнения, тактовый вход второго триггера соединен с тактовым входом дискриминатора, а инвертирующий выход второго триггера соединен со вторым входом первого элемента И.

Сущность изобретения поясняется чертежом, где показана функциональная схема корреляционного дискриминатора времени задержки.

Функциональная схема содержит регистры 1, 2 сдвига, блок 3 сравнения (компаратор двоичных чисел), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, мультиплексор 5, триггеры 6, 7, счетчик 8, элементы И 9, 10. Информационный вход D регистра 2 является первым информационным входом x(t) дискриминатора, вторым информационным входом y(t) которого является первый информационный вход мультиплексора 5, выход которого соединен с информационным входом D регистра 1, тактовый вход С которого служит тактовым входом CLK дискриминатора, разрядные выходы регистров 1, 2 соединены соответственно с первыми и вторыми входами блока 3 сравнения, выход которого соединен с обнуляющим входом триггера 6, выход которого соединен с D-входом триггера 7, тактовый вход которого объединен с первым входом элемента И 10 и подключен к тактовому входу дискриминатора, выход триггера 7 соединен с объединенными адресным входом мультиплексора 5 и вторым входом элемента 10, второй информационный вход мультиплексора 5 соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, входы которого соединены с разрядными выходами регистра 1 согласно правилу формирования исследуемой псевдослучайной последовательности, инвертирующий выход триггера 7 соединен с одним из входов элемента И 9, другой вход которого подключен к тактовому входу дискриминатора, а выход соединен с тактовым входом С регистра 2, управляющим входом СО дискриминатора служит установочный вход триггера 6, объединенный с обнуляющим входом счетчика 8, суммирующий вход которого соединен с выходом элемента И 10, разрядные выходы счетчика 8 являются выходом кода задержки nτ дискриминатора.

Работает дискриминатор следующим образом.

На информационные входы x(f) и y(f) поступают соответственно опережающая и запаздывающая псевдослучайные последовательности с относительным временным сдвигом τ. В исходном состоянии, до подачи на вход СО запускающего импульса, регистры 1, 2 непрерывно тактируются, и поступающие на их информационные входы символы псевдослучайных последовательностей непрерывно и последовательно заносятся в их ячейки. Таким образом, в любой тактовый момент на разрядных выходах регистров 1, 2 будут представлены сегменты псевдослучайных последовательностей, поступающих на входы x(t), y(f) дискриминатора.

Для начала измерений задержки на вход СО подают запускающий импульс, в ответ на что триггер 6 переходит в состояние высокого логического уровня, на D-входе триггера 7 также устанавливается высокий логический уровень и по отрицательному фронту тактового импульса со входа CLK триггер 7 меняет свое состояние. Переход триггера 7 в состояние высокого логического уровня приводит, во-первых, к переключению мультиплексора 5 и, во-вторых, к прекращению подачи тактовых импульсов на тактовый вход регистра 2. В результате в регистре 2 запоминается один из сегментов опережающей псевдослучайной последовательности, который далее будет выполнять роль опорного. Переключение мультиплексора 5 приводит к коммутации на информационный вход регистра 1 выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, но так как тактирование регистра 1, в отличие от регистра 2, не прерывается, то регистр 1, охваченный обратной связью, следует рассматривать как генератор псевдослучайной последовательности. Организованный на время измерений генератор начинает потактно формировать сегменты псевдослучайной последовательности в соответствии с правилом, определенным для исследуемых псевдослучайных последовательностей. Исходным сегментом при этом является последний записанный в регистр 1 фрагмент. Через некоторое время τ* на выходах регистра 1 сформируется сегмент, идентичный опорному, хранящемуся в регистре 2.

Искомое время τ* отсчитывается счетчиком 8 по количеству тактовых импульсов, необходимых для формирования сегмента псевдослучайной последовательности, идентичного опорному. При полном побитном равенстве сегментов, подаваемых на входы блока 3 сравнения, на выходе указанного блока сформируется перепад напряжений, приводящий к обнулению триггера 6. Далее по отрицательному фронту первого после обнуления триггера 6 тактового импульса триггер 7 также устанавливает на своем выходе низкий логический уровень и подача тактовых импульсов на суммирующий вход счетчика 8 прекращается, а на его разрядных выходах фиксируется код задержки nτ. По известному периоду следования тактовых импульсов Т₀ CLK вычисляют время τ*=Т₀nτ.

С подачей следующего запускающего импульса СО счетчик 8 обнуляется и цикл измерений повторяется.

Особенностью дискриминатора, также как и прототипа, является необходимость априорного знания правила формирования исследуемых псевдослучайных последовательностей, задаваемое для k-разрядных регистров 1, 2 характеристическим многочленом k-ой степени

Ф(х)=а₀x^k+а₁х^k-1+...+a_k-1x+a_k,

где а₀,..., a_k - коэффициенты многочлена, принимающие значения 0 или 1.

Значения коэффициентов многочлена определяют точки подключения обратных связей к разрядам регистра 1, также как и требуемое количество входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 [Аванесян Г.Р., Селезнев А.С. Генератор идентичных последовательностей, сдвинутых во времени. - Приборы и техника эксперимента, 1989, №1, стр. 104-106]. Поэтому в общем случае элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 может иметь не два входа, как показано на фигуре, а больше в зависимости от вида характеристического многочлена (количество входов равно количеству коэффициентов а, равных единице).

Корреляционный дискриминатор времени задержки, содержащий два регистра сдвига, блок сравнения, два триггера, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И, информационный вход первого регистра сдвига является первым информационным входом дискриминатора, тактовым входом которого служит тактовый вход второго регистра сдвига, разрядные выходы первого и второго регистров сдвига соединены соответственно с первыми и вторыми входами блока сравнения, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами второго регистра сдвига согласно правилу формирования псевдослучайной последовательности, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, первый вход которого объединен с первым входом второго элемента И и подключен к тактовому входу дискриминатора, управляющим входом которого является установочный вход первого триггера, к управляющему входу дискриминатора подключен обнуляющий вход счетчика, суммирующий вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго триггера, разрядные выходы счетчика являются выходами дискриминатора, отличающийся тем, что в него введен мультиплексор, выход которого соединен с информационным входом второго регистра сдвига, первый информационный вход мультиплексора является вторым информационным входом дискриминатора, второй информационный вход мультиплексора соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, адресный вход мультиплексора соединен с выходом второго триггера, D-вход которого соединен с выходом первого триггера, обнуляющий вход которого соединен с выходом блока сравнения, тактовый вход второго триггера соединен с тактовым входом дискриминатора, а инвертирующий выход второго триггера соединен со вторым входом первого элемента И.