Приемник дискретной информации с автоматическим согласованием скоростей передачи и приема

Приемник дискретной информации с автоматическим согласованием скоростей передачи и приема

Иллюстрации

Показать все

Реферат

Изобретение относится к технике связи и может использоваться при разработке аппаратуры передачи цифровой информации, представленной двухинтервальными БИ, ЧМ и ФМ канальными кодами.

Известны приемники двухинтервальных канальных кодов, сформированных с использованием только двух временных интервалов: τ₀ и τ₀/2, где τ₀ - длительность единичного сигнала данных, равная тактовому интервалу. Наиболее широко используемыми являются фазоманипулированный (ФМ) или манчестерский код (ГОСТ 26765.52-87), биимпульсный (БИ) код (ГОСТ 27232-87) и частотноманипулированный (ЧМ) код.

К таким устройствам относится, например, “Декодер” [1], осуществляющий формирование тактовой частоты приема и декодирование информации, представленной двухинтервальными канальными кодами. Недостатками устройства являются прекращение формирования тактовой частоты при замираниях сигнала в линиях связи и, как следствие, сбой цикловой синхронизации аппаратуры передачи данных, а также работа только на одной скорости.

Указанных недостатков лишено “Устройство синхронизации и декодирования” [2], обеспечивающее автоподстройку и формирование тактовой частоты приема (в том числе при замираниях сигналов в линии связи), а также декодирование сигналов двухинтервальных канальных кодов. Недостаток устройства заключается в обязательном участии обслуживающего персонала для изменения скорости обмена данными. Это требует значительных затрат времени на формирование, передачу и прием соответствующего сообщения, что снижает производительность линии связи.

Наиболее близким к предлагаемому техническому решению является “Приемник цифровой информации” [3], выбранный за прототип, в котором осуществляется автоматическая выработка кода скорости работы устройства.

На фиг.1 представлена функциональная схема устройства-прототипа. Устройство содержит задающий генератор 1, формирователь опорной частоты 2, анализатор сигналов 3, формирователь тактовой частоты 4, декодер 5, первый 6 и второй 7 D-триггеры, элемент И 8, элемент ИЛИ 9 и двоичный счетчик 10, а также информационный 11, управляющий 12 и установочный 13 входы, тактовый 14 и информационный 15 выходы.

Устройство имеет следующие связи. Выход задающего генератора 1 через формирователь опорной частоты 2 подключен к первым входам анализатора сигналов 3, формирователя тактовой частоты 4 и декодера 5. Выход декодера 5 соединен с информационным 15 выходом устройства, информационный вход 11 которого подключен ко второму входу анализатора сигналов 3. Первый выход последнего соединен со вторым входом декодера 5, а второй - со вторым входом формирователя тактовой частоты 4, первый выход которого подключен к тактовому выходу 14 устройства и к третьему входу декодера 5, второй - к четвертому входу декодера, третий и четвертый - к информационным входам соответственно первого 6 и второго 7 D-триггеров, пятый - к тактовым входам первого 6 и второго 7 D-триггеров и к первому входу элемента ИЛИ 9. Прямой выход первого 6 D-триггера и инверсный выход второго 7 D-триггера соединены со входами элемента И 8, выход которого подключен ко второму входу элемента ИЛИ 9, соединенного выходом со счетным входом двоичного счетчика 10, вход установки в "0" которого подключен к установочному входу 13 устройства, а выход - ко второму входу формирователя опорной частоты 2. Управляющий 12 вход устройства подключен к объединенным третьему входу формирователя тактовой частоты 4 и пятому входу декодера 5.

Известное устройство работает следующим образом. На информационный вход 11 устройства поступают данные, кодированные одним из трех двухинтервальных канальных кодов (БИ, ЧМ, ФМ). На управляющий вход 12 устройства подается лог. “0”, если поступающие из линии связи данные кодированы БИ и ЧМ двухинтервальными кодами, и лог. “1”, если данные кодированы ФМ двухинтервальным кодом.

Анализатором сигналов 3 производится выделение фронтов и спадов сигналов кодированной последовательности, поступающей на информационный вход 11 устройства. Каждым из этих импульсов приводится в исходное состояние счетчик 4.1 формирователя тактовой частоты 4. Счетчик выполняет функцию интегратора, который совместно со схемой выделения импульса коррекции (элементы 4.2 и 4.3) производит подстройку фазы делителя на 2, выполненного на D-триггере 4.4, который формирует тактовую частоту приема. При кодировании данных БИ-кодом импульсы коррекции вырабатываются при каждом переходе исходного сигнала из “1” в “0”, при кодировании ЧМ-кодом - при каждом “0” в исходном сигнале, при кодировании ФМ-кодом - при каждом переходе исходного сигнала из “1” в “0” и из “0” в “1”. Импульсы коррекции обеспечивают подтверждение или восстановление синфазности. Откорректированная частота подается на декодер 5. Последний содержит схему выделения “единиц” исходной последовательности из кодированных сигналов, выполненную на элементах 5.1-5.6, а также переключатель 5.8 и D - триггер 5.7. При декодировании БИ- и ЧМ-кодов на выход переключателя 5.8 под действием сигнала управления поступают сигналы с выхода элемента 5.6 схемы выделения “единиц”. Одновременно через переключатель 4.5 на тактовый вход D-триггера 5.7 выдается частота с инверсного выхода D-триггера 4.4, что обеспечивает наличие на тактовом 14 и информационном 15 выходах устройства тактовой частоты приема и синфазных с ней декодированных данных. Изложенное подробно поясняется временными диаграммами, приведенными на фиг.2, 3 и 4 в [2].

Подстройка к требуемой скорости происходит следующим образом. На установочный 13 вход устройства подается сигнал, устанавливающий двоичный счетчик 10 в состояние “0”, что соответствует подключению на выход мультиплексора 2.2 максимальной по величине опорной частоты, вследствие чего счетчик 4.1 формирователя тактовой частоты 4 переполняется и в его дополнительном разряде (2^m+1) появляются “1”. При появлении на выходе элемента 4.2 очередного импульса коррекции состояния старшего (2^m) и дополнительного (2^m+l) разрядов счетчика 4.1 фиксируются D-триггерами 6 и 7, при этом состояние “1” на прямых выходах этих триггеров свидетельствует о необходимости понижения значения опорной частоты и на выходе элемента И 8 появляется лог. “0”, разрешающий прохождение импульсов коррекции на счетный вход двоичного счетчика 10. По каждому импульсу счетчик получает приращение формируемого им кода на единицу. Процесс продолжается до тех пор, пока D-триггеры 6 и 7 не зафиксируют состояние “1” и “0” соответственно, что сопровождается формированием на выходе элемента И 8 лог. “1”, блокирующей прохождение через элемент ИЛИ 9 импульсов коррекции на счетный вход двоичного счетчика 10. В результате значение опорной частоты в дальнейшем не изменяется, что свидетельствует о завершении процесса адаптации устройства к скорости сигналов, поступающих из линии связи.

Из описания работы устройства-прототипа следует, что оно обеспечивает автоматическую подстройку скорости сигналов, поступающих из линии связи в том случае, если она ниже скорости работы приемника. В противном случае необходимо формирование внешнего сигнала установки, подаваемого на установочный 13 вход устройства. Это возможно либо вручную оператором, либо, например, путем подсчета ошибок в принимаемом сигнале на заданном интервале и т.д., что требует затрат времени и снижает производительность линии связи.

Кроме того, в известном устройстве возможен сбой тактовой синхронизации при воздействии помех, вызывающих искажения длительности сигналов в 2 и более раз в ту или иную сторону. В самом деле, согласно нормативным документам на двухинтервальные коды (ГОСТ 26765.52-87, ГОСТ 27232-87) изменение скорости их работы происходит с коэффициентом кратности, равным двум, поэтому воздействие такого рода помех воспринимается известным устройством как изменение скорости передачи. Таким образом, несмотря на равенство скоростей передачи и приема, из-за воздействия такого рода помех происходит рассогласование скоростей передачи и приема, т.е. нарушение тактовой, а вслед за этим и цикловой синхронизации. Это приводит к потерям информации на время, требующееся для нового вхождения в тактовый и цикловой синхронизм, что в конечном итоге снижает производительность линии связи.

Задачей предлагаемого устройства является повышение производительности линии связи.

Технический результат, достигаемый предлагаемым устройством, заключается в автоматическом определении знака рассогласования скоростей передающей и приемной сторон и приведении их в соответствие путем выработки опорной частоты, обеспечивающей получение тактовой частоты приема, соответствующей значению скорости поступающей информации. Одновременно с этим достигается дополнительный технический результат, заключающийся в исключении ложного определения рассогласования скоростей передачи и приема при соответствии качества канала связи выбранному критерию - допустимому количеству искажений длительности сигналов на заданном временном интервале.

Указанный технический результат достигается тем, что в приемник дискретной информации с автоматическим согласованием скоростей передачи и приема, содержащий задающий генератор, формирователь опорной частоты, анализатор сигналов, формирователь тактовой частоты, декодер, элемент И, счетчик временного интервала, элемент ИЛИ, выходом подключенный к счетному входу счетчика временного интервала, управляющий и информационный входы, тактовый и информационный выходы, при этом выход задающего генератора через формирователь опорной частоты подключен к первым входам анализатора сигналов, формирователя тактовой частоты и декодера, выход которого соединен с информационным выходом устройства, информационный вход которого подключен ко второму входу анализатора сигналов, первый выход которого соединен со вторым входом декодера, а второй - со вторым входом формирователя тактовой частоты, первый выход которого подключен к тактовому выходу устройства и к третьему входу декодера, второй - к четвертому входу декодера, пятый вход которого объединен с третьим входом формирователя тактовой частоты и подключен к управляющему входу устройства, введены блок определения рассогласования скоростей, блок формирования кода скорости, блок памяти кода скорости и RS-триггер. При этом выход формирователя опорной частоты и выход задающего генератора дополнительно подключены соответственно к первому и второму входам блока определения рассогласования скоростей, третий, четвертый и пятый входы которого соединены соответственно с третьим, четвертым и пятым выходами формирователя тактовой частоты, шестой подключен к второму выходу анализатора сигналов, а первый и второй выходы - соответственно к счетному и управляющему входам блока формирования кода скорости, выполненного на реверсивном счетчике, выходы которого соединены с управляющими входами формирователя опорной частоты. Выход сигнала переполнения реверсивного счетчика блока формирования кода скорости подключен ко входу установки в “1” RS-триггера, выход которого соединен со вторым входа элемента И, выход которого подключен к управляющему входу блока памяти кода скорости, а первый вход объединен с первым входом элемента ИЛИ и подключен ко второму выходу анализатора сигналов. Вход установки в “0” счетчика временного интервала подключен к первому выходу блока определения рассогласования скоростей, а выход - ко второму входу элемента ИЛИ, ко входу блокировки старших разрядов реверсивного счетчика блока формирования кода скорости и ко входу установки в “0” RS-триггера.

Сущность предлагаемого технического решения заключается в определении рассогласования скоростей передачи и приема путем подсчета знакоперемен на заданном временном интервале. При этом решение о наличии рассогласования скоростей передачи и приема принимается не по каждому случаю искажения длительности сигнала в 2 или более раз, как это имеет место в прототипе, а по заданному значению преобладания искажений одного знака (увеличения или уменьшения длительности в 2 и более раз) на временном интервале, определяемом коэффициентом деления счетчика временного интервала. При этом, поскольку блок формирования кода скорости подсчитывает усредненное значение искажений разного знака, имеющих место при случайных изменениях длительности сигналов под воздействием помех в линии связи, то вероятность переполнения реверсивного счетчика блока формирования кода скорости и выдачи ложного сигнала рассогласования скоростей на временном интервале, заданном с учетом качества канала связи, чрезвычайно мала.

При переходе передатчика на другую скорость работы и наличии искажений длительности под влиянием помех (или при их отсутствии) преобладание искажений одного знака становится устойчивым, что приводит к формированию сигнала рассогласования скоростей в виде “1” на дополнительном выходе блока формирования кода скорости и обеспечивает подстройку скорости приема к скорости передачи.

На фиг.1 приведена функциональная схема устройства-прототипа.

На фиг.2 представлена функциональная схема предлагаемого устройства.

На фиг.3 приведена функциональная схема блока определения рассогласования скоростей.

Предлагаемое устройство (фиг.2) содержит задающий генератор 1, формирователь опорной 2 частоты, анализатор сигналов 3, формирователь тактовой 4 частоты, декодер 5, блок определения рассогласования скоростей (БОРС) 6, блок формирования кода скорости (БФКС) 7, блок памяти кода скорости (БПКС) 8, элемент ИЛИ 9, счетчик временного интервала 10, RS-триггер 11, элемент И 12, информационные вход 13 и выход 14, управляющий 15 вход и тактовый 16 выход.

Устройство имеет следующие связи.

Выход задающего генератора 1 через формирователь опорной 2 частоты подключен к первым входам анализатора сигналов 3, блока определения рассогласования скоростей 6, формирователя тактовой 4 частоты и декодера 5. Выход декодера 5 соединен с информационным выходом 14 устройства, информационный вход 13 которого подключен ко второму входу анализатора сигналов 3, первый выход которого соединен со вторым входом декодера 5, а второй - с первыми входами элемента И 12 и элемента ИЛИ 9 и вторыми входами блока определения рассогласования скоростей 6 и формирователя тактовой 4 частоты, первый выход которого подключен к тактовому 16 выходу устройства и к третьему входу декодера 5, второй - к четвертому входу декодера 5, пятый вход которого объединен с третьим входом формирователя тактовой 4 частоты и подключен к управляющему 15 входу устройства. Третий, четвертый и пятый выходы формирователя тактовой 4 частоты соединены соответственно с третьим, четвертым и пятым входами блока определения рассогласования скоростей 6, шестой вход которого подключен к выходу задающего генератора 1. Первый выход блока определения рассогласования скоростей 6 соединен со входом установки в “0” счетчика временного интервала 10 и счетным входом блока формирования кода скорости 7, выполненного на реверсивном счетчике, управляющий вход которого подключен ко второму выходу блока определения рассогласования скоростей 6. Выходы реверсивного счетчика блока формирования кода скорости 7 подключены к информационным входам блока памяти кода скорости 8, выходы которого соединены с управляющими входами формирователя опорной 2 частоты. Выход сигнала переполнения реверсивного счетчика блока формирования кода скорости 7 подключен к входу установки в “1” RS-триггера 11, выход которого соединен со вторым входом элемента И 12, подключенного выходом к управляющему входу блока памяти кода скорости 8. Выход счетчика временного интервала 10 подключен ко входу установки в “0” RS-триггера 11, к входу блокировки старших разрядов реверсивного счетчика блока формирования кода скорости 7 и ко второму входу элемента ИЛИ 9, выход которого соединен со счетным входом счетчика временного интервала 10.

Примеры реализации формирователя опорной 2 частоты, анализатора сигналов 3, формирователя тактовой 4 частоты и декодера 5 приведены на фиг.1.

Блок формирования кода скорости 7 может быть реализован, например, на реверсивном счетчике, содержащем младшие 7.1 и старшие 7.2 разряды (фиг.2), при этом управляющий и счетный входы реверсивного счетчика являются соответственно управляющим и счетным входами, а выходы младших разрядов реверсивного счетчика - выходами блока формирования кода скорости 7. Входы установки в “0” старших разрядов и выход последнего старшего разряда реверсивного счетчика являются соответственно входом блокировки старших разрядов и выходом сигнала переполнения блока формирования кода скорости 7.

Блок памяти кода скорости 8 может быть выполнен, например, на D-триггерах 8.0...8.i, при этом информационные и синхронизирующие входы D-триггеров являются соответственно информационными и управляющим входами блока памяти кода скорости 8, а выходы D-триггеров являются выходами упомянутого блока памяти.

Пример реализации блока определения рассогласования скоростей 6 приведен на фиг.3. БОРС 6 содержит двоичный счетчик 6.1, регистр сдвига 6.2, первый 6.3 и второй 6.4 элементы ИЛИ, первый 6.5, второй 6.6 и третий 6.7 элементы И, элемент И-НЕ 6.8, элемент ИЛИ-НЕ 6.9, первый 6.10, второй 6.11, третий 6.12, четвертый 6.13, пятый 6.14 и шестой 6.15 D-триггеры. БОРС 6 имеет следующие связи. Первый вход БОРС 6 подключен к первому входу первого элемента ИЛИ 6.3, второй - к объединенным первому входу первого элемента И 6.5 и тактовому входу регистра сдвига 6.2, третий и четвертый - к информационным входам соответственно шестого 6.15 и пятого 6.14 D-триггеров, пятый - к объединенным тактовым входам пятого 6.14 и шестого 6.15 и информационному входу третьего 6.12 D-триггеров, шестой - к объединенным тактовым входам второго 6.11, третьего 6.12 и четвертого 6.13 D-триггеров. Выход второго 6.4 элемента ИЛИ и выход регистра сдвига 6.2 являются соответственно первым и вторым выходами БОРС 6.

Выход первого 6.5 элемента И подключен к первому входу элемента ИЛИ-НЕ 6.9, к информационному входу второго 6.11 D-триггера, инверсный выход которого соединен со вторым входом элемента ИЛИ-НЕ 6.9, выход которого подключен к входу установки в “0” двоичного счетчика 6.1 и первого 6.10 D-триггера.

Прямые выходы пятого 6.14 и шестого 6.15 D-триггеров через элемент И-НЕ подключены к первому входу третьего 6.7 элемента И, второй вход которого соединен с выходом третьего 6.12 D-триггера, а выход - с первым входом второго 6.4 элемента ИЛИ, второй вход которого подключен к выходу четвертого 6.13 D-триггера. Выход первого 6.3 элемента ИЛИ соединен со счетным входом двоичного счетчика 6.1, три старших разряда которого подключены в порядке уменьшения старшинства соответственно к первому и второму входам второго 6.6 элемента И и тактовому входу первого 6.10 D-триггера, соединенного прямым выходом с первыми входами первого 6.3 элемента ИЛИ, первого 6.5 элемента И и входом установки в “0” регистра сдвига 6.2, информационный вход которого подключен к инверсному выходу первого 6.10 D-триггера, а выход - к информационному входу четвертого 6.13 D-триггера.

Первый вход БОРС 6 подключен к выходу мультиплексора 2.2 формирователя опорной частоты 2 (фиг.1), второй - к выходу элемента 3.3 анализатора сигналов 3, третий и четвертый - к выходам соответственно последнего (2^m) и дополнительного (2^m+1) разрядов счетчика 4.1, пятый - к выходу D-триггера 4.3 формирователя тактовой частоты 4, шестой - к выходу задающего генератора 1.

Предлагаемое устройство осуществляет анализ поступающих сигналов, автоподстройку тактовой частоты и декодирование информации аналогично устройству-прототипу. Автоматическое согласование скоростей при превышении скорости приема над скоростью передачи и при превышении скорости передачи над скоростью приема происходит следующим образом.

При включении электропитания элементы памяти устройства могут находиться в произвольном состоянии, при этом первый 6.10 D-триггер, если он находится в состоянии “0” по прямому выходу, по истечении переходного периода установится в состояние “1” сигналом с выхода второго 6.6 элемента И, выделяемого при работе двоичного счетчика 6.1, на счетный вход которого через первый 6.3 элемент ИЛИ поступают импульсы опорной частоты F_оп с выхода мультиплексора 2.2. Сигналом лог. “1”, поступающим с прямого выхода первого 6.10 D-триггера на вход установки в “0” регистра сдвига 6.2, реверсивный счетчик БФКС 7 по входу управления (±1) устанавливается в режим суммирования.

На выходе узла формирования опорной частоты 2 значение опорной частоты может быть равным, а также большим или меньшим требуемой величины.

При установке опорной частоты приема, соответствующей согласованной работе передающей стороны с приемной, в момент появления переднего фронта очередного импульса коррекции с выхода элемента И 4.3 на прямых выходах пятого 6.14 и шестого 6.15 D-триггеров устанавливается комбинация “10”, в результате чего на выходе элемента И-НЕ 6.8 имеет место лог. “0”, блокирующий прохождение импульса коррекции через третий 6.7 элемент И и второй 6.4 элемент ИЛИ на счетный вход реверсивного счетчика БФКС 7. Благодаря этому состояние реверсивного счетчика БФКС 7 не изменяется, и, следовательно, не изменяется код скорости, определяющий номинал опорной частоты.

При согласованных скоростях приема и передачи последний разряд счетчика временного интервала 10 находится в состоянии “1”, блокирующем поступление импульсов через элемент ИЛИ 9 на его счетный вход и удерживающем в “нулевом” состоянии старшие разряды 7.2 реверсивного счетчика БФКС 7 и RS-триггер 11, при этом последний с помощью элемента И 12 блокирует прохождение импульсов со второго выхода анализатора сигналов 3 на управляющий вход блока памяти кода скорости 8, обеспечивая тем самым постоянство значения скорости.

Если значение опорной частоты приема выше требуемой, то в момент появления очередного импульса коррекции с выхода элемента 4.3 (фиг.1) последний (2^m) и дополнительный (2^m+1) разряды двоичного счетчика 4.1 устанавливаются в “1”. По переднему фронту импульса коррекции пятый 6.14 и шестой 6.15 D-триггеры (фиг.3) устанавливаются в состояние “1” и на выходе элемента И-НЕ 6.8 появляется лог. “1”, разрешающая прохождение импульса коррекции через третий 6.7 элемент И и второй 6.4 элемент ИЛИ на счетный вход реверсивного счетчика БФКС 7, находящегося, как об этом говорилось выше, по входу управления в режиме суммирования. В результате состояние реверсивного счетчика БФКС 7 увеличивается на единицу, что соответствует более низкому значению опорной частоты.

Если опорная частота приема ниже требуемой, то согласование осуществляется следующим образом. С помощью двоичного счетчика 6.1 и второго 6.6 элемента И на выходе первого 6.10 D-триггера формируется временной интервал, величина которого, выраженная в периодах опорной частоты, определяется как

N=7·2^m-3,

где m≥3 - число разрядов двоичного счетчика 6.1.

Формирование интервала (N) начинается с момента поступления на вход первого 6.5 элемента И импульса с выхода элемента 3.3, появляющегося при каждой знакоперемене (при переходе из “1” в “0” или из “0” в “1”) во входной последовательности на информационном входе 13 (фиг.2) устройства. С помощью схемы, выполненной на втором 6.11 D-триггере и элементе ИЛИ-НЕ 6.9 (фиг.3), формируется короткий импульс, устанавливающий в “0” двоичный счетчик 6.1 и первый 6.10 D-триггер. В результате этого регистр сдвига 6.2 получает возможность продвижения “1”, поступающей с инверсного выхода первого 6.10 D-триггера, импульсами знакоперемен с выхода элемента 3.3. В рассматриваемом случае, когда опорная частота приема ниже требуемой, на тактовый вход регистра сдвига 6.2 в течение времени формирования интервала поступает не менее двух импульсов и на выходе регистра сдвига 6.2 появляется “1”, которая переводит реверсивный счетчик БФКС 7 по входу управления (± 1) в режим вычитания, а через небольшую задержку, создаваемую четвертым 6.13 D-триггером, поступает через второй 6.4 элемент ИЛИ на счетный вход реверсивного счетчика БФКС 7, переводя его в предыдущее состояние, соответствующее более высокому значению опорной частоты. Процесс продолжается до появления на выходе реверсивного счетчика требуемого кода скорости, а на выходе формирователя опорной частоты 2 (фиг.1) требуемого значения опорной частоты.

Таким образом, при каждом искажении в 2 и более раз длительности сигнала кодированной последовательности, поступающей из линии связи на информационный 13 вход устройства (фиг.2), на первом выходе БОРС 6, на выходе элемента ИЛИ 6.4 фиг.3, появляется импульс, поступающий с первого выхода блока определения рассогласования скоростей 6 на вход установки в “0” счетчика временного интервала 10 (фиг.2), при этом сигналом “0” с выхода последнего производится разблокирование старших разрядов 7.2 реверсивного счетчика БФСК 7, а счетчик временного интервала 10 начинает счет импульсов, поступающих со второго выхода анализатора сигналов 3 (с выхода элемента 3.3, фиг.1). Одновременно реверсивный счетчик БФКС 7 производит суммирование (или вычитание) поступающих на его счетный вход импульсов с первого выхода блока определения рассогласования скоростей 6 (с выхода элемента 6.4 фиг.3). При качестве канала связи не хуже заданного количество искажений длительности сигналов на временном интервале, определяемом счетчиком 10 фиг.2, не вызывает переполнения реверсивного счетчика и появления “1” в его последнем разряде (на выходе сигнала переполнения реверсивного счетчика БФКС 7), т.к. раньше происходит переполнение счетчика временного интервала 10, “единицей” с выхода последнего разряда которого блокируется его работа, устанавливаются в “0” старшие разряды 7.2 реверсивного счетчика БФКС 7 и подтверждается “нулевое” состояние на выходе RS-триггера 11, благодаря чему код скорости остается неизменным.

Изменение скорости передачи эквивалентно резкому ухудшению качества канала, в результате чего счетчик временного интервала 10 работает без переполнения, а реверсивный счетчик БФКС 7 получает возможность досчитать до переполнения и сигналом с дополнительного выхода переводит RS-триггер 11 в состояние “1”, открывая возможность прохождения импульсов со второго выхода анализатора сигналов 3 через элемент И 12 на управляющий вход блока памяти кода скорости 8, что обеспечивает изменение кода скорости на выходах D-триггеров 8.0... 8.i и соответствующее коду изменение значения опорной частоты на выходе формирователя опорной 2 частоты.

Таким образом, благодаря введению дополнительных старших (7.2) разрядов реверсивного счетчика и использованию усреднения числа искажений длительности сигналов с учетом знака (в сторону увеличения или уменьшения длительности) на заданном временном интервале, предлагаемым устройством достигнуто новое качество, а именно - возможность работы на каналах с помехами, при этом по сравнению с прототипом значительно уменьшается вероятность ложного определения рассогласования скоростей передачи и приема и связанных с этим потерь информации.

Количество разрядов счетчика временного интервала 10 и старших разрядов 7.2 реверсивного счетчика БФКС 7 определяется, исходя из вероятности искажения элемента сигнала в линии связи (Р_Э).

Так, при Р_Э<0,05 (т.е. при среднем числе искажений в линии связи, не превышающем 5%) количество разрядов счетчика временного интервала 10 выбирается из условия появления “1” в его последнем разряде при наихудшем (в данном случае - равномерном) распределении искажений:

где n - число разрядов счетчика временного интервала.

При Р_Э = 0,05 ближайшее большее значение n, отвечающее выражению (1), равно 5.

Количество старших разрядов 7.2 реверсивного счетчика 7.2 выбирается из условия недопущения его переполнения на интервале работы счетчика временного интервала 10:

где k - число старших разрядов 7.2 реверсивного счетчика.

При Р_Э=0,05 ближайшее большее значение k, отвечающее выражению (2), равно 6.

Источники литературы

1. Князькин B.C., Пресняков Ю.В., Трошанов В.А. Декодер. Патент RU №2088044, М. Кл. Н 03 М 5/22.

2. Горюнов В.А., Колесников А.В., Котов В.И., Трошанов В.А. Устройство синхронизации и декодирования. Свидетельство на полезную модель №16809, М. Кл. Н 03 М 5/22.

3. Горюнов В.А., Колесников А.В., Котов В.И., Овчинкин Г.М., Трошанов В.А. Приемник цифровой информации. Свидетельство на полезную модель №18331, М. Кл. Н 03 М 5/22.

1. Приемник дискретной информации с автоматическим согласованием скоростей передачи и приема, содержащий задающий генератор, формирователь опорной частоты, анализатор сигналов, формирователь тактовой частоты, декодер, элемент И, счетчик временного интервала, элемент ИЛИ, выходом подключенный к счетному входу счетчика временного интервала, управляющий и информационный входы, тактовый и информационный выходы, при этом выход задающего генератора через формирователь опорной частоты подключен к первым входам анализатора сигналов, формирователя тактовой частоты и декодера, выход которого соединен с информационным выходом устройства, информационный вход которого подключен ко второму входу анализатора сигналов, первый выход которого соединен со вторым входом декодера, а второй - со вторым входом формирователя тактовой частоты, первый выход которого подключен к тактовому выходу устройства и к третьему входу декодера, второй - к четвертому входу декодера, пятый вход которого объединен с третьим входом формирователя тактовой частоты и подключен к управляющему входу устройства, отличающийся тем, что в него введены блок определения рассогласования скоростей, блок формирования кода скорости, блок памяти кода скорости и RS-триггер, при этом выход формирователя опорной частоты и выход задающего генератора дополнительно подключены соответственно к первому и шестому входам блока определения рассогласования скоростей, третий, четвертый и пятый входы которого соединены соответственно с третьим, четвертым и пятым выходами формирователя тактовой частоты, второй вход - с вторым выходом анализатора сигналов, а первый и второй выходы - соответственно с счетным и управляющим входами блока формирования кода скорости, выполненного на реверсивном счетчике, выходы которого подключены к информационным входам блока памяти кода скорости, выходы которого соединены с управляющими входами формирователя опорной частоты, а выход сигнала переполнения реверсивного счетчика блока формирования кода скорости подключен ко входу установки в “1” RS-триггера, выход которого соединен со вторым входом элемента И, выход которого подключен к управляющему входа блока памяти кода скорости, а первый вход объединен с первым входом элемента ИЛИ и подключен ко второму выходу анализатора сигналов, вход установки в “0” счетчика временного интервала подключен к первому выходу блока определения рассогласования скоростей, а выход - ко второму входу элемента ИЛИ, ко входу блокировки старших разрядов реверсивного счетчика блока формирования кода скорости и входу установки в “0” RS-триггера.

2. Устройство по п.1, отличающееся тем, что блок определения рассогласования скоростей содержит двоичный счетчик, регистр сдвига, первый и второй элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ, элемент ИЛИ-НЕ, первый, второй, третий, четвертый, пятый и шестой D-триггеры, причем первый вход блока определения рассогласования скоростей подключен к первому входу первого элемента ИЛИ, второй - к объединенным первому входу первого элемента И и тактовому входу регистра сдвига, третий и четвертый к информационным входам соответственно шестого и пятого D-триггеров, пятый - к объединенным тактовым входам пятого и шестого и информационному входу третьего D-триггеров, шестой - к объединенным тактовым входам второго, третьего и четвертого D-триггеров, выход второго элемента ИЛИ и выход регистра сдвига являются соответственно первым и вторым выходами блока определения рассогласования скоростей, выход первого элемента И подключен к первому входу элемента ИЛИ-НЕ и к информационному входу второго D-триггера, инверсный выход которого соединен со вторым входом элемента ИЛИ-НЕ, выход которого подключен к входам установки в “0” двоичного счетчика и первого D-триггера, прямой выход пятого и инверсный выход шестого D-триггеров через элемент ИЛИ-НЕ подключены к первому входу третьего элемента И, второй вход которого соединен с выходом третьего D-триггера, а выход - с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу четвертого D-триггера, выход первого элемента ИЛИ соединен со счетным входом двоичного счетчика, три старших разряда которого подключены в порядке уменьшения старшинства соответственно к первому и второму входам второго элемента И и тактовому входу первого D-триггера, информационным входом соединенного с выходом второго элемента И, прямым выходом - с вторыми входами первого элемента ИЛИ, первого элемента И и входом установки в “0” регистра сдвига, информационный вход которого подключен к инверсному выходу первого D-триггера, а выход - к информационному входу четвертого D-триггера.