Триггерное устройство

Триггерное устройство

Иллюстрации

Показать все

Реферат

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ: Н 03 К 3/037 "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента Исключающее ИЛИ, первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента Исключающее ИЛИ, а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ: Н 03 К 3/286 "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов Исключающее ИЛИ, вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы Исключающее ИЛИ, третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов Исключающее ИЛИ соединены с первыми входами соответственно третьего и четвертого элементов Исключающее ИЛИ, выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов Исключающее ИЛИ. Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.

Указанный технический результат достигается тем, что в триггерном устройстве, содержащем RS-триггер, первый, второй, третий и четвертый резисторы, первый и второй конденсаторы, первый и второй элементы Исключающее ИЛИ, первые входы которых объединены и соединены с входной шиной, а вторые входы соединены соответственно с прямым и инверсным выходами RS-триггера, входы сброса и установки которого соединены с первыми выводами второго и первого резисторов соответственно и через второй и первый конденсаторы соединены с общей шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, новым является введение первого и второго элементов ИЛИ-НЕ, первого и второго диодов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых через третий и четвертый резисторы соединены с выходами соответственно первого и второго элементов Исключающее ИЛИ и с первыми входами соответственно первого и второго элементов ИЛИ-НЕ, вторые входы которых объединены и соединены с входной шиной, а выходы соединены со входами обмоток соответственно первого и второго элементов памяти, выходы обмоток которых соединены со вторыми выводами соответственно первого и второго резисторов, первые выводы которых соединены с анодами первого и второго диодов, катоды которых объединены и соединены с входной шиной, RS-триггер выполнен на элементах ИЛИ-НЕ.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечников путем увеличения количества витков в обмотках записи элементов памяти.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит RS-триггер 1, элементы 2 и 3 Исключающее ИЛИ, элементы 4 и 5 ИЛИ-НЕ, резисторы 6, 7, 8 и 9, конденсаторы 10 и 11, элементы 12 и 13 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса (ППГ) с одной обмоткой, имеющей отвод от средней точки, диоды 14 и 15, входную шину 16 и общую шину 17. Первый вход элемента 4 ИЛИ-НЕ соединен с выходом элемента 2 Исключающее ИЛИ и через резистор 8 - со средней точкой обмотки элемента 12 памяти. Первый вход элемента 5 ИЛИ-НЕ соединен с выходом элемента Исключающее ИЛИ и через резистор 9 - со средней точкой обмотки элемента 13 памяти. Входная шина 16 соединена с первыми входами элементов 2 и 3 Исключающее ИЛИ, со вторыми входами элементов 4 и 5 ИЛИ-НЕ и с катодами диодов 14 и 15. Вход обмотки элемента 12 памяти соединен с выходом элемента 4 ИЛИ-НЕ, а выход через резистор 6 - с анодом диода 14 и с входом установки (S-входом) RS-триггера 1. Вход обмотки элемента 13 памяти соединен с выходом элемента 5 ИЛИ-НЕ, а выход через резистор 7 - с анодом диода 15 и с входом сброса (R-входом) RS-триггера 1. Вторые входы элементов 2 и 3 Исключающее ИЛИ соединены соответственно с прямым и инверсным выходами RS-триггера 1, входы сброса и установки которого через соответственно конденсаторы 10 и 11 соединены с общей шиной 17. RS- триггер 1 содержит элементы 18 и 19 ИЛИ-НЕ, при этом первые входы элементов 18 и 19 являются соответственно входами сброса и установки RS-триггера 1, выходы элементов 18 и 19 являются соответственно прямым и инверсным выходами RS-триггера 1, вторые входы элементов 18 и 19 соединены соответственно с выходами элементов 19 и 18.

Триггерное устройство работает следующим образом. При включении питания (цепи питания логических элементов 2, 3, 4, 5, 18 и 19 для упрощения на чертеже не показаны) триггерное устройство установится в состояние, соответствующее состоянию элементов 12 и 13 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы памяти 12 и 13 были намагничены в состояние "лог.0", что соответствует направлению протекания тока в обмотке элемента 12 памяти от средней точки ее входу, а в обмотке элемента 13 памяти - от входа к средней точке (входы обмоток на чертеже обозначены знаком (*)). Если после включения питания RS-триггер 1 установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал "лог.0", а на инверсном выходе () - сигнал "лог.1", и на входной шине 16 присутствует сигнал "лог.1" (тактовый сигнал отсутствует), на выходах элементов 2 и 3 Исключающее ИЛИ установятся сигналы соответственно "лог.1" и "лог.0", на выходах элементов 4 и 5 ИЛИ-НЕ - сигнал "лог.0". Через резистор 8 и полуобмотку элемента 12 памяти потечет ток в направлении от середины обмотки к ее началу, подтверждающий состояние намагниченности элемента 12 памяти. (Под полуобмоткой элементов 12 и 13 памяти здесь и в дальнейшем будем понимать часть обмотки соответствующего элемента памяти от ее входа до средней точки и от средней точки до выхода). При этом на выходе обмотки элемента 12 памяти может возникнуть короткий импульс помехи положительной полярности относительно общей шины 17 с амплитудой до величины напряжения питания (Е), связанный с непрямоугольностью петли гистерезиса сердечника элемента 12 памяти. Указанный импульс помехи будет подавлен интегрирующей цепью, составленной из резистора 6 и конденсатора 11, поэтому не окажет влияния на состояние RS-триггера 1. После переходного процесса в сердечнике элемента 12 памяти на выходе обмотки этого элемента установится сигнал "лог.0", этот же сигнал будет поддерживаться на S-входе RS-триггера 1, диод 14 закрыт. Поскольку на выходах элементов 3 и 5 присутствуют одинаковые сигналы "лог.0", ток через обмотку элемента 13 памяти протекать не будет, на выходе указанной обмотки во время переходного процесса и в дальнейшем будет действовать сигнал, близкий к нулевому, диод 15 закрыт. Таким образом, в результате переходного процесса при включении питания RS-триггер 1 останется в состоянии "лог.0", состояние сердечников элементов 12 и 13 памяти сохраняется.

Если после включения питания RS-триггер установился в состояние "лог.1" (U_Q=1, ), в отсутствие тактового сигнала на выходах элементов 2 и 3 установятся сигналы соответственно "лог.0" и "лог.1", на выходах элементов 4 и 5 по-прежнему будет действовать сигнал "лог.0". На выходе обмотки элемента 12 памяти импульсный сигнал будет отсутствовать, во время переходного процесса и в дальнейшем на S-входе RS-триггера 1 присутствует сигнал "лог.0", диод 14 закрыт. Через резистор 9 и полуобмотку элемента 13 памяти потечет ток от середины обмотки к ее началу. Поскольку направление тока в обмотке элемента 13 памяти не совпадает с направлением намагниченности сердечника этого элемента памяти, на выходе обмотки элемента 13 памяти появится импульс напряжения положительной полярности относительно общей шины 17 с амплитудой, определяемой соотношением числа витков в полуобмотках элемента 13 памяти и величиной сопротивления резистора 9. Величины сопротивлений резисторов 8 и 9 выбираются с таким расчетом, чтобы при перемагничивании сердечников в полуобмотках элементов 12 и 13 памяти, подключенных к источнику сигнала, возникал импульс напряжения с амплитудой, примерно равной Е/2, при равном числе витков в полуобмотках элементов памяти на выходе обмотки элемента 13 памяти амплитуда импульса напряжения будет близка к величине Е. Указанный импульс напряжения через резистор 7 заряжает конденсатор 10, диод 15 закрыт. Поскольку постоянная времени интегрирующей цепи, составленной из резистора 7 и конденсатора 10, выбирается меньше, чем длительность импульса, формируемого на выходе обмотки элемента памяти при полном перемагничивании его сердечника, конденсатор 10 должен успеть зарядиться до амплитудного значения напряжения, и на R-входе RS-триггера 1 появится сигнал "лог.1". В результате RS-триггер 1 переключится в состояние "лог.0", на его прямом (Q) выходе появится сигнал "лог.0", на инверсном выходе () - сигнал "лог.1". На выходах элементов 2 и 3 появятся сигналы соответственно "лог.1" и "лог.0", направления токов в обмотках элементов 12 и 13 памяти изменятся и будут подтверждать исходное состояние намагниченности сердечников этих элементов. Короткий импульс помехи, появление которого возможно на выходе обмотки элемента 12 памяти вследствие переходных процессов в его сердечнике, связанных с частичной потерей состояния сердечника и непрямоугольностью петли гистерезиса, также будет подавляться интегрирующей цепью, составленной из резистора 6 и конденсатора 11, и не окажет влияния на состояние RS-триггера 1. Ток через обмотку элемента 13 памяти не протекает, на выходе этой обмотки и на R-входе RS-триггера 1 сохраняется сигнал "лог.0". Аналогичным образом при включении питания происходит восстановление состояния RS-триггера 1 в соответствии с состоянием намагниченности элементов 12 и 13 памяти в случае, когда в эти элементы памяти в предыдущем цикле работы было записано состояние "лог.1". Таким образом, триггерное устройство при включении питания и отсутствии тактового сигнала на шине 16 автоматически устанавливается в состояние, соответствующее состоянию элементов 12 и 13 памяти, которое было ими приобретено в предыдущем цикле работы схемы. Для переключения триггерного устройства на входную шину 16 подается тактовый сигнал с уровнем "лог.0". При этом элементы 2 и 3 Исключающее ИЛИ переходят в режим повторения сигналов, поступающих на них с прямого и инверсного выходов RS- триггера 1, элементы 4 и 5 ИЛИ-НЕ становятся инверторами сигналов, поступающих на них с выходов элементов 2 и 3. Рассмотрим процесс переключения триггерного устройства, находящегося в состоянии "лог.0", то есть на Q-выходе RS-триггера 1 присутствует сигнал "лог.0", на - выходе - сигнал "лог.1". На выходах элементов 2 и 3 появятся сигналы соответственно "лог.0" и "лог.1", на выходах элементов 4 и 5 соответственно сигналы "лог.1" и "лог.0". Направление тока в обмотке элемента 12 памяти противоположно направлению намагниченности сердечника элемента 12 памяти (ток протекает от начала обмотки к ее середине), поэтому на выходе обмотки элемента 12 памяти появится импульс напряжения отрицательной полярности относительно выходного напряжения элемента 3 (≈Е), то есть на аноде диода 14 и на S-входе RS-триггера - сигнал "лог.0". После перемагничивания сердечника элемента 12 памяти в состояние "лог.1" и окончания импульса на выходе обмотки элемента 12 памяти установится напряжение, близкое к Е, однако на S-входе RS-триггера 1 сохранится сигнал "лог.0", поскольку диод 14 открыт, и на его аноде напряжение не превышает величины падения напряжения на открытом диоде (0.5-0.7 В). Аналогичным образом перемагничивается в противоположное состояние сердечник элемента 13 памяти, при этом на выходе обмотки этого элемента появится импульс напряжения положительной полярности относительно общей шины 17. Однако на R-входе RS-триггера 1 в это время будет действовать сигнал, близкий в нулевому вследствие шунтирования рассматриваемой цепи открытым диодом 15. После перемагничивания сердечника элемента 13 памяти на выходе обмотки этого элемента установится сигнал, близкий к нулевому, такой же сигнал сохранится на R-входе RS-триггера 1. Таким образом, во время действия тактового сигнала происходит перемагничивание сердечников элементов 12 и 13 памяти в противоположные исходному состояния, RS-триггер сохраняет свое исходное состояние. После окончания тактового сигнала на шине 16 появляется сигнал "лог.1", элементы 2 и 3 переходят в режим инверсии сигналов с выходов RS-триггера 1 (на выходе элемента 2 - сигнал "лог.1", на выходе элемента 3 - сигнал "лог.0"), на выходах элементов 4 и 5 - сигнал "лог.0". Поскольку сигналы с выходов элементов 2 и 3 вызывают в обмотке элемента 12 памяти ток с направлением, противоположным направлению намагниченности сердечника этого элемента памяти, на выходе обмотки элемента 12 памяти появится импульс напряжения положительной полярности относительно общей шины 17, который зарядит конденсатор 11 и переключит RS-триггер 1 в состояние "лог.1". В обмотке элемента 13 памяти ток подмагничивания отсутствует, поскольку начало и середина обмотки этого элемента находятся под одинаковым нулевым потенциалом, поэтому на R-входе RS-триггера 1 сохраняется сигнал "лог.0", не препятствующий переключению RS-триггера 1 в состояние "лог.1". Сигналы на выходах элементов 2 и 3 изменяются на противоположные, при этом ток в обмотке элемента 13 памяти будет подтверждать состояние сердечника этого элемента, ток в обмотке элемента 12 памяти будет отсутствовать. Короткий импульс помехи на выходе обмотки элемента 13 памяти, как было показано выше, не изменит состояния RS-триггера 1. На этом процесс переключения триггерного устройства заканчивается. Аналогичным образом осуществляется переключение триггерного устройства из состояния "лог.1" в состояние "лог.0". Восстановление состояния триггерного устройства, находящегося в режиме хранения информации, в случае его сбоя под действием помехи осуществляется в соответствии с состояниями элементов 12 и 13 памяти аналогично тому, как происходит его восстановление при включении напряжения питания.

Из описания работы триггерного устройства видно, что его нормальная работа обеспечивается при равенстве числа витков в полуобмотках элементов 12 и 13 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания каждый элемент памяти может содержать на одну треть меньшее количество витков, или при выбранных размерах сердечников имеется возможность увеличения в 1.5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 12 и 13 памяти), а значит, уменьшения примерно в 1.5 раза тока намагничивания сердечников элементов памяти за счет увеличения сопротивления ограничительных резисторов 8 и 9. В результате уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.

Триггерное устройство, содержащее RS-триггер, первый, второй, третий и четвертый резисторы, первый и второй конденсаторы, первый и второй элементы Исключающее ИЛИ, первые входы которых объединены и соединены с входной шиной, а вторые входы соединены соответственно с прямым и инверсным выходами RS-триггера, входы сброса и установки которого соединены с первыми выводами второго и первого резисторов соответственно и через второй и первый конденсаторы соединены с общей шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, отличающееся тем, что введены первый и второй элементы ИЛИ-НЕ, первый и второй диоды, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых через третий и четвертый резисторы соединены с выходами соответственно первого и второго элементов Исключающее ИЛИ и с первыми входами соответственно первого и второго элементов ИЛИ-НЕ, вторые входы которых объединены и соединены с входной шиной, а выходы соединены со входами обмоток соответственно первого и второго элементов памяти, выходы обмоток которых соединены со вторыми выводами соответственно первого и второго резисторов, первые выводы которых соединены с анодами первого и второго диодов, катоды которых объединены и соединены с входной шиной, RS-триггер выполнен на элементах ИЛИ-НЕ.