Логический процессор

Логический процессор

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические процессоры (см., например, рис.18.2а на стр.315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988.), которые реализуют простую симметричную булеву функцию (мажоритарную функцию), зависящую от трех аргументов - входных двоичных сигналов х₁, х₂, х₃ ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов (входных двоичных сигналов).

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический процессор (см. рис.83 на стр.133 в книге Цифровые и аналоговые интегральные микросхемы: Справочник/. С.В.Якубовский, Л.И.Ниссельсон, В.И.Кулешова и др. М.: Радио и связь, 1989.), содержащий три мажоритарных элемента, каждый из которых реализует мажоритарную функцию трех аргументов (входных двоичных сигналов).

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов (входных двоичных сигналов).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из n простых симметричных булевых функций, зависящих от n аргументов (входных двоичных сигналов).

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем три мажоритарных элемента, особенность заключается в том, что в него дополнительно введены аналогичные упомянутым мажоритарные элементы, причем все мажоритарные элементы сгруппированы в V+1 групп так, что i-я ) и (V+1)-я группы содержат соответственно n и V-1 мажоритарных элементов, в i-й группе выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход n-го мажоритарного элемента первой и выходы n-х мажоритарных элементов второй,..., V-й групп подключены соответственно к второму входу первого и третьим входам первого,..., (V-1)-го мажоритарных элементов (V+1)-й группы, в которой выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента является выходом логического процессора, при этом (n≠1 есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно).

На чертеже представлена схема предлагаемого логического процессора.

Логический процессор содержит мажоритарные элементы 1₁₁,...,1_(V+1)(V-1), где n≠1 есть любое натуральное число, m=0,5(n+1)(m=0,5n) при нечетном (четном) n. Все мажоритарные элементы сгруппированы в V+1 групп так, что i-я (i=) и (V+1)-я группы содержат соответственно элементы 1_i1,...,1_in и 1_(V+1)1,...,1_(V+1)(V-1), выход элемента соединен с вторым входом элемента 1_i(j+1), выход элемента 1_1n и выходы элементов 1_2n,...,1_Vn подключены соответственно к второму входу элемента 1_(V+1)1 и третьим входам элементов 1_(V+1)1,...,1_(V+1)(V-1), выход элемента 1_(V+1)k (k=(i=) соединен с вторым входом элемента 1_(V+1)(k+1), а выход элемента 1_(V+1)(V-1) является выходом логического процессора.

Работа предлагаемого логического процессора осуществляется следующим образом. На вторых входах элементов 1₁₁,...,1_V1 фиксируется сигнал у=1, а на третьи входы элементов 1_i1,...,1_in (i=) подаются соответственно входные двоичные сигналы х_i1,....,х_in (х_i1,...,х_in ∈ {x₁,...,x_n}, i1≠...≠in), причем V наборов х_i1,...,х_in должны быть сформированы с учетом того, что подмножества {х₁₁,...,х_1(u-1)},...,{х_W1,...,x_W(u-1)} (W=C

u-1

n

- число сочетаний из n по u-1) есть сочетания из n переменных (сигналов) x₁,...,x_n ∈ {0,1} по u-1 (u=). Примеры упомянутых наборов при n=5 приведены в таблице

Здесь каждой непрерывной линией обведены все возможные сочетания из пяти переменных X₁,...,x₅ по u-1 при соответствующих значениях u. На первые входы элементов 1_(V+1)1,...1_(V+1)(V-1) подаются соответственно управляющие сигналы f₁,...,f_V-1 ∈ {0,l}, причем

где есть число сочетаний из n по n-р, р ∈ {1,...,n} есть номер искомой простой симметричной булевой функции. На первые входы элементов 1_i1,...,1_in (i=) подаются соответственно управляющие сигналы f_i1,...,f_in, ∈ {0,l}, причем

Сигнал на выходе мажоритарного элемента равен “1” (“0”) только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные “1” (“0”). Следовательно, если на первом входе мажоритарного элемента присутствует “1” (“0”), то этот элемент будет выполнять операцию “ИЛИ” (“И”) над сигналами, действующими на его втором и третьем входах. Таким образом, сигнал на выходе логического процессора определяется выражением Z=ϕ_V-1(M_V,...ϕ₂(M₃, ϕ₁(M₂, M₁))...), где

символами ∨ и ∧ обозначены соответственно операции “ИЛИ” и “И”. С учетом (2) и (1) можно записать: при i=

и

Выражение (3) содержит неповторяющихся минтермов и совпадает с видом p-й простой симметричной булевой функции τ_р, зависящей от n аргументов х₁,...,х_n (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974.). Таким образом, предлагаемый логический процессор будет воспроизводить операцию

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов (входных двоичных сигналов).

Логический процессор для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов, содержащий три мажоритарных элемента, каждый из которых содержит первый, второй, третий входы, отличающийся тем, что в него дополнительно введены аналогичные упомянутые мажоритарные элементы, причем все мажоритарные элементы сгруппированы в V+1 групп так, что i-я и (V+1)-я группы содержат соответственно n и V-1 мажоритарных элементов, в i-й группе выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход n-го мажоритарного элемента первой и выход n-ых мажоритарных элементов второй, ..., V-й групп подключены соответственно к второму входу первого и третьим входам первого, ..., (V-1)-го мажоритарных элементов (V+1)-й группы, в которой выход каждого предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, а выход (V-1)-го мажоритарного элемента является выходом логического процессора, при этом

(n≠1 есть любое натуральное число, m=0,5(n+1) либо m=0,5n при нечетном либо четном n соответственно).