Преобразователь биимпульсного кода в бинарный код

Преобразователь биимпульсного кода в бинарный код

Реферат

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Известен преобразователь биимпульсного кода в бинарный код (см. А.С. СССР № 1495998 от 14.12.87, МКИ: Н 03 М 5/12, "Преобразователь кода", А.А.Гаришин, опубл. 23.07.89, Бюл. № 27), содержащий первый элемент задержки, вход которого является входом преобразователя, а первый выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым выходом преобразователя, инверсный выход триггера соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Прямой выход триггера является вторым выходом преобразователя. Выход элемента РАВНОЗНАЧНОСТЬ соединен непосредственно с первым входом элемента И, через второй элемент задержки с вторым входом элемента И, выход которого соединен с входом синхронизации триггера, информационный вход которого объединен с первым входом элемента РАВНОЗНАЧНОСТЬ и с входом первого элемента задержки, второй выход которого соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ.

Недостатком известного преобразователя биимпульсного кода в бинарный код является сложность схемы, обусловленная наличием большого количества соединений между элементами.

Наиболее близким по совокупности существенных признаков к заявляемому изобретению является преобразователь биимпульсного кода в бинарный код (см. книгу: Микропроцессорные структуры. Инженерные решения: Справочник /Шевкопляс Б.В. - М.: Радио и связь, 1990, с.99, рис.3. 10а), содержащий формирователь импульсов, вход которого соединен с информационными входами устройства и D-триггера, выход которого соединен с информационным выходом устройства, тактовый вход - с выходом счетного триггера. Инверсный выход счетного триггера является тактовым выходом устройства. Первый и второй выходы формирователя импульсов соединены, соответственно, с тактовым входом и инверсным S-входом счетного триггера.

Недостатком известного преобразователя биимпульсного кода в бинарный код является необходимость формирования признака начала информационной посылки, обеспечивающего взаимную синхронизацию приемника и передатчика и достоверную передачу сообщений вследствие использования фазоманипулированного кода в качестве входного кода преобразователя.

Задачей, на решение которой направлено заявляемое изобретение, является создание преобразователя биимпульсного кода в бинарный код, обладающего расширенными функциональными возможностями, а именно: преобразованием входной самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки.

Технический результат, заключающийся в расширении функциональных возможностей, а именно: в преобразовании входной самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, достигается тем, что в преобразователь биимпульсного кода в бинарный код, содержащий информационный вход, соединенный с входом формирователя импульсов и информационным входом D-триггера, тактовый вход которого соединен с выходом триггера, а выход - с информационным выходом устройства, и тактовый выход, введены счетчик, элемент задержки и тактовый вход, в качестве триггера использован RS-триггер, а в качестве формирователя импульсов - формирователь импульсов по фронту, выход которого соединен с R-входами RS-триггера и счетчика, тактовый вход которого соединен с тактовым входом устройства, а выход второго разряда - с S-входом RS-триггера, выход которого соединен с входом элемента задержки, выход которого соединен с тактовым выходом устройства.

Указанная совокупность признаков позволяет расширить функциональные возможности преобразователя кода, а именно: обеспечить преобразование входной самосинхронизирующейся последовательности импульсов, не требующей дополнительного формирования признака начала информационной посылки, за счет использования широтно-манипулированного кода, формируемого путем манипуляции шириной импульсов при постоянных межимпульсных интервалах, в качестве входного кода преобразователя.

На чертеже приведена принципиальная электрическая схема преобразователя биимпульсного кода в бинарный код.

Преобразователь биимпульсного кода в бинарный код содержит информационный вход 1, соединенный с входом формирователя 2 импульсов и информационным входом D-триггера 3, тактовый вход которого соединен с выходом триггера 4, а выход - с информационным выходом 5 устройства, счетчик 6 и элемент 7 задержки. В качестве триггера 4 использован RS-триггер, а в качестве формирователя 2 импульсов - формирователь импульсов по фронту, выход которого соединен с R-входами RS-триггера 4 и счетчика 6, тактовый вход которого соединен с тактовым входом 8 устройства, а выход второго разряда - с S-входом RS-триггера 4, выход которого соединен с входом элемента 7 задержки, выход которого соединен с тактовым выходом 9 устройства.

Формирователь 2 импульсов по фронту может быть выполнен по схеме, представленной в книге Хоровиц П., Хилл У. "Искусство схемотехники: В 3-х томах: Т.2." Пер. с англ. - 4-е изд., перераб. и доп. - М.: Мир, 1993, стр.173, рис.8. 97а.

Преобразователь биимпульсного кода в бинарный код работает следующим образом.

В исходном состоянии на информационном входе 1, информационном выходе 5, тактовом входе 8 и тактовом выходе 9 присутствует уровень логического "0". D-триггер 3, RS-триггер 4 и счетчик 6 находятся в состоянии логического "0".

На вход 8 поступают тактовые импульсы. По фронту второго импульса, поступающего на вход 8, на выходе второго разряда счетчика 6 устанавливается уровень логической "1", который поступает на S-вход RS-триггера 4, на выходе которого устанавливается уровень логической "1", который через элемент 7 задержки поступает на выход 9. Преобразователь готов к преобразованию кода.

На вход 1 поступает информационная посылка, причем на один битовый интервал информационной посылки, соответствующий логической "1", приходится четыре импульса на входе 8, а на один битовый интервал информационной посылки, соответствующий логическому "0", - два импульса на входе 8. По приходу первого бита информационной посылки на входе 1 устанавливается уровень логической "1", который поступает на информационный вход D-триггера 3 и на вход формирователя 2 импульса по фронту, на выходе которого вырабатывается импульс, поступающий на R-входы счетчика 6 и RS-триггера 4, устанавливая их в нулевое состояние. Уровень логического "0" с выхода RS-триггера 4 через элемент 7 задержки поступает на выход 9. По фронтам импульсов, поступающих на вход 8, происходит переключение счетчика 6. По фронту второго импульса, поступающего на вход 8, на выходе второго разряда счетчика 6 устанавливается уровень логической "1", который поступает на S-вход RS-триггера 4, на выходе которого формируется положительный перепад, который поступает на тактовый вход D-триггера 3, на выходе которого и, соответственно, на выходе 5 устанавливается логический уровень входа 1. На выходе RS-триггера 4 устанавливается уровень логической "1", который через элемент 7 задержки поступает на выход 9. До прихода следующего бита информационной посылки по фронтам импульсов, поступающих на вход 8, происходит переключение счетчика 6, но логический уровень выхода 5 и выхода 8 не изменяется. Преобразование последующих битов информационной посылки осуществляется аналогично.

Для преобразования следующей информационной посылки необходимо подать ее на вход 1.

Изготовлен лабораторный макет преобразователя биимпульсного кода в бинарный код, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.

Преобразователь биимпульсного кода в бинарный код, содержащий информационный вход, соединенный с входом формирователя импульсов и информационным входом D-триггера, тактовый вход которого соединен с выходом триггера, а выход - с информационным выходом устройства, и тактовый выход, отличающийся тем, что в него введены счетчик, элемент задержки и тактовый вход, в качестве триггера использован RS-триггер, а в качестве формирователя импульсов - формирователь импульсов по фронту, выход которого соединен с R-входами RS-триггера и счетчика, тактовый вход которого соединен с тактовым входом устройства, а выход второго разряда - с S-входом RS-триггера, выход которого соединен с входом элемента задержки, выход которого соединен с тактовым выходом устройства.