Устройство для передачи данных

Устройство для передачи данных

Иллюстрации

Показать все

Реферат

Изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами.

Известно устройство [1] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит первый и второй элементы Исключающее ИЛИ, первый усилитель и первый сдвиговый регистр, входы второго элемента Исключающее ИЛИ подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ, вход последовательных данных первого сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом первого усилителя, вход синхронизации первого сдвигового регистра является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго сдвигового регистра и является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, выход которого является выходом данных устройства, а второй вход соединен с входом последовательных данных второго сдвигового регистра и с выходом второго усилителя.

В устройстве [1] блоки передачи и приема данных выполняют, соответственно, функции скремблера и дескремблера. Входные данные преобразуются скремблером к виду, при котором их можно рассматривать как псевдослучайные. Дескремблер выполняет обратное преобразование, т.е. восстанавливает исходные данные. Скремблирование данных позволяет заменить длинные последовательности нулей или единиц (и не только эти последовательности) псевдослучайными битами, что исключает возможность потери синхронизации между блоками приема и передачи данных. Кроме того, разравнивается энергетический спектр передаваемого сигнала, что способствует уменьшению уровня перекрестных помех, наводимых на соседние витые пары проводов кабеля линии связи.

Недостатком устройства [1] является размножение ошибок, которые могут возникнуть при передаче сигнала по линии связи. Так, одиночная ошибка преобразуется в троекратную, так как ошибочный бит сначала непосредственно передается на выход данных устройства, а затем, продвигаясь по второму сдвиговому регистру, еще два раза искажает выходные данные.

Известно устройство [2] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ.

В устройстве [2] сдвиговый регистр блока приема данных (дескремблера) логически изолирован от линии связи, поэтому не происходит размножения ошибок, поступающих из линии.

Устройство [2] имеет два недостатка.

Первый недостаток состоит в том, что для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при его начальном включении) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов. Это уменьшает эффективную скорость передачи данных по линии, усложняет протокол обмена и требует значительного времени ожидания дескремблером служебного кадра в случае потери синхронизации. В течение этого времени передача данных невозможна.

Второй недостаток - отсутствие аппаратных средств разграничения битов, принадлежащих разным каналам, при их мультиплексированной передаче по линии связи. Данные от разных каналов могут упаковываться в кадры или иные структурные единицы, такие как байты. Например, данные первого канала размещаются на четных позициях байта, а данные второго - на нечетных. Для указания границ между байтами в битовый поток данных необходимо вводить избыточные биты, что снижает скорость передачи. Например, согласно пат. заявке США US 2002 0191721 A1, к каждому байту в битовом потоке добавляется бит разграничения, полученный от генератора псевдослучайной последовательности битов. Устройство-приемник данных обнаруживает биты разграничения благодаря их устойчивому совпадению с эталонной псевдослучайной последовательностью битов. Другой способ разграничения байтов в битовом потоке данных (пат. США №6011808) также предусматривает добавление бита разграничения к каждому байту. Этот бит формируется дублированием и инвертированием нулевого бита передаваемого байта. В результате начало байта сопровождается передачей комбинаций битов 01 или 10. Устройство-приемник данных обнаруживает биты разграничения и нулевые биты данных благодаря их статистически устойчивому совпадению с кодами 01 или 10. Оба способа введения битов разграничения неэкономичны - на каждые восемь битов данных приходится вводить один служебный бит.

Оба отмеченных выше недостатка снижают скорость передачи данных через устройство [2].

Цель изобретения - повышение скорости передачи данных через устройство.

Цель достигается тем, что в устройстве для передачи данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ. Блок передачи данных дополнительно содержит блок мультиплексирования данных, первый вход данных и первый выход синхронизации которого являются входом данных и первым выходом синхронизации первого канала, второй вход данных и второй выход синхронизации блока мультиплексирования данных являются входом данных и первым выходом синхронизации второго канала, скремблер дополнительно содержит третий сдвиговый регистр, первый дешифратор, первый триггер и первый инвертор, выход которого подключен к входу синхронизации первого триггера, вход первого инвертора соединен с входами синхронизации первого и третьего сдвиговых регистров, а также с третьим выходом синхронизации блока мультиплексирования данных, управляющий вход первого сдвигового регистра соединен с выходом первого дешифратора и с входом коррекции блока мультиплексирования данных, выход мультиплексированных данных которого соединен с входом данных скремблера, вход последовательных данных третьего сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом данных первого триггера, выход которого соединен с входом первого усилителя, входы параллельных данных первого сдвигового регистра соединены с выходами первого дешифратора, входы которого соединены с выходами третьего сдвигового регистра, блок приема данных дополнительно содержит блок демультиплексирования данных, первый выход данных и первый выход синхронизации которого являются выходом данных и вторым выходом синхронизации первого канала, второй выход данных и второй выход синхронизации блока демультиплексирования данных являются выходом данных и вторым выходом синхронизации второго канала, дескремблер дополнительно содержит четвертый сдвиговый регистр, второй дешифратор, второй и третий триггеры и второй инвертор, выход которого подключен к входу синхронизации второго триггера и к входам синхронизации второго и четвертого сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с выходом второго дешифратора и с входом коррекции блока демультиплексирования данных, вход данных которого соединен с выходом третьего триггера, а вход синхронизации - с выходом синхронизации дескремблера, вход последовательных данных четвертого сдвигового регистра соединен со вторым входом четвертого элемента Исключающее ИЛИ и с выходом второго триггера, вход данных которого соединен с выходом второго усилителя, входы параллельных данных второго сдвигового регистра соединены с выходами второго дешифратора, входы которого соединены с выходами четвертого сдвигового регистра, вход последовательных данных второго сдвигового регистра соединен с первым входом четвертого элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего триггера, вход синхронизации которого соединен с выходом синхронизации дескремблера и с входом второго инвертора.

Блок мультиплексирования данных содержит генератор импульсов, инвертор, элемент И, первый-четвертый триггеры и мультиплексор, входы данных которого являются первым и вторым входами данных блока, а управляющий вход соединен с нулевым выходом четвертого триггера и является вторым выходом синхронизации блока, первый выход синхронизации блока соединен с выходом четвертого триггера, вход синхронизации которого соединен с входом синхронизации третьего триггера, с выходом генератора импульсов и с входом инвертора и является третьим выходом синхронизации блока, выход третьего триггера является выходом мультиплексированных данных блока, вход данных первого триггера соединен с первым входом элемента И и является входом коррекции блока, второй вход элемента И соединен с выходом первого триггера, вход синхронизации которого соединен с входом синхронизации второго триггера и с выходом инвертора, нулевой выход второго триггера соединен с его входом данных, а его вход установки нуля - с выходом элемента И, выход мультиплексора соединен с входом данных третьего триггера, выход второго триггера соединен с входом данных четвертого триггера.

Блок демультиплексирования данных содержит первый-седьмой триггеры, инвертор и элемент И, вход инвертора соединен с входами синхронизации третьего и шестого триггеров и является входом синхронизации блока, выход инвертора соединен с входами синхронизации первого, второго и седьмого триггеров, входы данных четвертого и пятого триггеров соединены и являются входом данных блока, вход данных первого триггера является входом коррекции блока, выходы четвертого и пятого триггеров являются первым и вторым выходами данных блока, вход синхронизации четвертого триггера соединен с нулевым выходом седьмого триггера и является первым выходом синхронизации блока, вход синхронизации пятого триггера соединен с выходом седьмого триггера и является вторым выходом синхронизации блока, нулевой выход первого триггера соединен с первым входом элемента И, второй вход которого соединен с выходом третьего триггера, вход данных которого соединен с выходом первого триггера, вход данных седьмого триггера соединен с выходом шестого триггера, вход данных которого соединен с выходом второго триггера, вход данных которого соединен с его нулевым выходом, а вход установки нуля - с выходом элемента И.

На фиг.1, а и б представлены функциональная схема известного генератора псевдослучайной последовательности битов и таблица - указатель точек подключения цепи обратной связи этого генератора; на фиг.2 - функциональная схема известного устройства [1] для передачи данных; на фиг.3 - функциональная схема известного устройства [2] для передачи данных; на фиг.4 - функциональная схема предлагаемого устройства для передачи данных; на фиг.5 -функциональная схема блока мультиплексирования данных предлагаемого устройства; на фиг.6 - функциональная схема блока демультиплексирования данных предлагаемого устройства; на фиг.7, а-в - таблица состояний генератора псевдослучайной последовательности битов, диаграмма состояний этого генератора и пример кодовой ситуации, поясняющий работу предлагаемого устройства; на фиг.8 - временные диаграммы работы скремблера предлагаемого устройства; на фиг.9 - временные диаграммы работы дескремблера предлагаемого устройства; на фиг.10-фиг.18 - временные диаграммы, поясняющие процесс передачи данных предлагаемым устройством в разных кодовых ситуациях.

Генератор 1 псевдослучайной последовательности битов (фиг.1, а) содержит сдвиговый регистр 2, выходы разрядов М и N которого соединены с входами элемента Исключающее ИЛИ 3, выход которого соединен с входом последовательных данных сдвигового регистра 2 и является выходом 4 генератора 1 псевдослучайной последовательности битов, вход 5 синхронизации сдвигового регистра 2 является входом синхронизации генератора 1 псевдослучайной последовательности битов. Направление сдвига данных в регистре 2 показано стрелкой 6. Номера разрядов М и N регистра 2 выбираются из приведенной на фиг.1, б таблицы 7 - указателя точек подключения цепи обратной связи.

Известное [1] устройство 8 для передачи данных (фиг.2) содержит подключенные к противоположным сторонам линии связи 9 блок 10 передачи данных (скремблер) и блок 11 приема данных (дескремблер), блок 10 передачи данных содержит первый 12 и второй 13 элементы Исключающее ИЛИ, первый 14 усилитель и первый 15 сдвиговый регистр, входы второго 13 элемента Исключающее ИЛИ подключены к выходам первого 15 сдвигового регистра, а выход - к первому входу первого 12 элемента Исключающее ИЛИ, вход последовательных данных первого 15 сдвигового регистра соединен с выходом первого 12 элемента Исключающее ИЛИ и с входом первого 14 усилителя, вход синхронизации первого 15 сдвигового регистра является входом 16 синхронизации устройства, второй вход первого 12 элемента Исключающее ИЛИ является входом 17 данных устройства, выход первого 14 усилителя подключен к линии связи 9, блок 11 приема данных содержит генератор 18 с фазовой автоподстройкой частоты, второй 19 сдвиговый регистр, третий 20 и четвертый 21 элементы Исключающее ИЛИ и второй 22 усилитель, вход которого подключен к линии связи 9, а выход - к входу генератора 18 с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго 19 сдвигового регистра и является выходом 23 синхронизации устройства, выходы второго 19 сдвигового регистра соединены с входами третьего 20 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 21 элемента Исключающее ИЛИ, выход которого является выходом 24 данных устройства, а второй вход соединен с входом последовательных данных второго 19 сдвигового регистра и с выходом второго 22 усилителя. Направления сдвига данных в регистрах 15 и 19 показаны стрелками 25. Внешний источник 26 данных (например, первый компьютер) подключен к входам 16 и 17 устройства 8. Внешний приемник 27 данных (например, второй компьютер) подключен к выходам 23 и 24 устройства 8.

Известное [2] устройство 28 для передачи данных (фиг.3) содержит подключенные к противоположным сторонам линии связи 29 блок 30 передачи данных (скремблер) и блок 31 приема данных (дескремблер), блок 30 передачи данных содержит генератор 32 псевдослучайной последовательности битов, первый 33 элемент Исключающее ИЛИ и первый 34 усилитель, генератор 32 псевдослучайной последовательности битов содержит первый 35 сдвиговый регистр и второй 36 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 35 сдвигового регистра, а выход - к первому входу первого 33 элемента Исключающее ИЛИ и к входу последовательных данных первого 35 сдвигового регистра, вход синхронизации которого является входом 37 синхронизации скремблера 30, второй вход первого элемента Исключающее ИЛИ является входом 38 данных скремблера 30, выход первого 34 усилителя подключен к линии связи 29, блок 31 приема данных (дескремблер) содержит генератор 39 с фазовой автоподстройкой частоты, второй 40 сдвиговый регистр, третий 41 и четвертый 42 элементы Исключающее ИЛИ и второй 43 усилитель, вход которого подключен к линии связи 29, а выход - к входу генератора 39 с фазовой автоподстройкой частоты, выход которого является выходом 44 синхронизации дескремблера 31, выходы второго сдвигового регистра 40 соединены с входами третьего 41 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 42 элемента Исключающее ИЛИ.

В блоке 30 передачи данных выход первого 33 элемента Исключающее ИЛИ соединен с входом первого 34 усилителя. Блок 31 приема данных содержиттакже мультиплексор 45, выход которого соединен с входом последовательных данных регистра 40, а управляющий вход является управляющим входом 46 устройства 28. Первый вход данных мультиплексора 45 соединен с первым входом четвертого 42 элемента Исключающее ИЛИ. Второй вход данных мультиплексора 45 соединен со вторым входом четвертого 42 элемента Исключающее ИЛИ и с выходом второго 43 усилителя. Выход четвертого 42 элемента Исключающее ИЛИ является выходом 47 данных устройства 28. Вход синхронизации регистра 40 соединен с выходом 44 синхронизации устройства 28. Направления сдвига данных в регистрах 35 и 40 показаны стрелками 48. Внешний источник 49 данных (например, первый компьютер) подключен к входам 37 и 38 устройства 28. Внешний приемник 50 данных (например, второй компьютер) подключен к выходам 44 и 47 и к входу 46 устройства 28.

Предлагаемое устройство для передачи данных (фиг.4) содержит подключенные к противоположным сторонам линии связи 51 блок 52 передачи данных и блок 53 приема данных, блок 52 передачи данных содержит скремблер 54, содержащий генератор 55 псевдослучайной последовательности битов, первый 56 элемент Исключающее ИЛИ и первый 57 усилитель, генератор 55 псевдослучайной последовательности битов содержит первый 58 сдвиговый регистр и второй 59 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 58 сдвигового регистра, а выход - к первому входу первого 56 элемента Исключающее ИЛИ и к входу последовательных данных первого 58 сдвигового регистра, вход синхронизации которого является входом 60 синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом 61 данных скремблера, выход первого 57 усилителя подключен к линии связи 51, блок 53 приема данных содержит дескремблер 62, содержащий генератор 63 с фазовой автоподстройкой частоты, второй 64 сдвиговый регистр, третий 65 и четвертый 66 элементы Исключающее ИЛИ и второй 67 усилитель, вход которого подключен к линии связи 51, а выход - к входу генератора 63 с фазовой автоподстройкой частоты, выход которого является выходом 68 синхронизации дескремблера 62, выходы второго 64 сдвигового регистра соединены с входами третьего 65 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 66 элемента Исключающее ИЛИ.

Блок 52 передачи данных содержит также блок 69 мультиплексирования данных, первый вход 70 данных и первый выход 71 синхронизации которого являются входом данных и первым выходом синхронизации первого канала, второй вход 72 данных и второй выход 73 синхронизации блока 69 мультиплексирования данных являются входом данных и первым выходом синхронизации второго канала, скремблер 54 дополнительно содержит третий 74 сдвиговый регистр, первый 75 дешифратор, первый 76 триггер и первый 77 инвертор, выход которого подключен к входу синхронизации первого 76 триггера, вход первого 77 инвертора соединен с входами синхронизации первого 58 и третьего 74 сдвиговых регистров, а также с третьим выходом синхронизации блока 69 мультиплексирования данных, управляющий вход первого 58 сдвигового регистра соединен с выходом первого 75 дешифратора и с входом 78 коррекции блока 69 мультиплексирования данных, выход мультиплексированных данных которого соединен с входом 61 данных скремблера, вход последовательных данных третьего 74 сдвигового регистра соединен с выходом первого 56 элемента Исключающее ИЛИ и с входом данных первого 76 триггера, выход которого соединен с входом первого 57 усилителя, входы 79 параллельных данных первого 58 сдвигового регистра соединены с выходами первого 75 дешифратора, входы которого соединены с выходами третьего 74 сдвигового регистра.

Блок 53 приема данных содержит также блок 80 демультиплексирования данных, первый 81 выход данных и первый 82 выход синхронизации которого являются выходом данных и вторым выходом синхронизации первого канала, второй 83 выход данных и второй 84 выход синхронизации блока 80 демультиплексирования данных являются выходом данных и вторым выходом синхронизации второго канала, дескремблер 62 дополнительно содержит четвертый 85 сдвиговый регистр, второй 86 дешифратор, второй 87 и третий 88 триггеры и второй 89 инвертор, выход которого подключен к входу синхронизации второго 87 триггера и к входам синхронизации второго 64 и четвертого 85 сдвиговых регистров, управляющий вход второго 64 сдвигового регистра соединен с выходом второго 86 дешифратора и с входом 90 коррекции блока 80 демультиплексирования данных, вход 91 данных которого соединен с выходом третьего 88 триггера, а вход синхронизации - с выходом 68 синхронизации дескремблера, вход последовательных данных четвертого 85 сдвигового регистра соединен со вторым входом четвертого 66 элемента Исключающее ИЛИ и с выходом второго 87 триггера, вход данных которого соединен с выходом второго 67 усилителя, входы 92 параллельных данных второго 64 сдвигового регистра соединены с выходами второго 86 дешифратора, входы которого соединены с выходами четвертого 85 сдвигового регистра, вход последовательных данных второго 64 сдвигового регистра соединен с первым входом четвертого 66 элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего 88 триггера, вход синхронизации которого соединен с выходом 68 синхронизации дескремблера 62 и с входом второго 89 инвертора. Стрелки 93 показывают направления сдвига данных в регистрах 58, 64, 74 и 85.

Блок 69 мультиплексирования данных (фиг.5) содержит генератор 94 импульсов, инвертор 95, элемент И 96, первый 97, второй 98, третий 99, четвертый 100 триггеры и мультиплексор 101, входы данных которого являются первым 70 и вторым 72 входами данных блока 69, а управляющий вход соединен с нулевым выходом четвертого 100 триггера и является вторым 73 выходом синхронизации блока 69, первый 71 выход синхронизации блока 69 соединен с выходом четвертого 100 триггера, вход синхронизации которого соединен с входом синхронизации третьего 99 триггера, с выходом генератора 94 импульсов и с входом инвертора 95 и является третьим 60 выходом синхронизации блока 69, выход третьего 99 триггера является выходом 61 мультиплексированных данных блока 69, вход данных первого 97 триггера соединен с первым входом элемента И 96 и является входом 78 коррекции блока 69, второй вход элемента И 96 соединен с выходом первого 97 триггера, вход синхронизации которого соединен с входом синхронизации второго 98 триггера и с выходом инвертора 95, нулевой выход второго 98 триггера соединен с его входом данных, а его вход установки нуля - с выходом элемента И 96, выход мультиплексора 101 соединен с входом данных третьего 99 триггера, выход второго 98 триггера соединен с входом данных четвертого 100 триггера.

Блок 80 демультиплексирования данных (фиг.6) содержит первый 102, второй 103, третий 104, четвертый 105, пятый 106, шестой 107, седьмой 108 триггеры, инвертор 109 и элемент И 110, вход инвертора 109 соединен с входами синхронизации третьего 104 и шестого 107 триггеров и является входом синхронизации блока, выход инвертора 109 соединен с входами синхронизации первого 102, второго 103 и седьмого 108 триггеров, входы данных четвертого 105 и пятого 106 триггеров соединены и являются входом 91 данных блока 80, вход данных первого 102 триггера является входом 90 коррекции блока 80, выходы четвертого 105 и пятого 106 триггеров являются первым 81 и вторым 83 выходами данных блока 80, вход синхронизации четвертого 105 триггера соединен с нулевым выходом седьмого 108 триггера и является первым 82 выходом синхронизации блока 80, вход синхронизации пятого 106 триггера соединен с выходом седьмого 108 триггера и является вторым 84 выходом синхронизации блока 80, нулевой выход первого 102 триггера соединен с первым входом элемента И 110, второй вход которого соединен с выходом третьего 104 триггера, вход данных которого соединен с выходом первого 102 триггера, вход данных седьмого 108 триггера соединен с выходом шестого 107 триггера, вход данных которого соединен с выходом второго 103 триггера, вход данных которого соединен с его нулевым выходом, а вход установки нуля - с выходом элемента И 110.

В таблице 111 (фиг.7, а) представлен список состояний генератора 55 псевдослучайной последовательности битов; диаграмма 112 состояний этого генератора (фиг.7, б) отражает перемещение указателя 113 текущего состояния по кольцевому пути; линии 114 и 115 разделяют диаграмму на четыре сектора. В таблице 116 (фиг.7, в) приведен пример кодовой ситуации, поясняющий работу предлагаемого устройства.

Временные диаграммы 117 и 118 (фиг.8) соответствуют сигналам на входах 60 и 61 скремблера 54; диаграмма 119 - сигналу на выходе элемента Исключающее ИЛИ 59; диаграмма 120 - сигналу на выходе элемента Исключающее ИЛИ 56; диаграмма 121 - сигналам на выходах регистра 74; диаграмма 122 - сигналу на управляющем входе P/S регистра 58 (точка 78); диаграмма 123 - состояниям генератора 55 псевдослучайной последовательности битов; диаграмма 124 - сигналу на входе усилителя 57.

Временная диаграмма 125 (фиг.9) соответствуют сигналу на выходе усилителя 67; диаграмма 126 - сигналу на выходе инвертора 89; диаграмма 127 - сигналу на выходе триггера 87; диаграмма 128 - сигналам на выходах регистра 85; диаграмма 129 - сигналу на управляющем входе P/S* регистра 64 (точка 90); диаграмма 130 - состояниям регистра 64 генератора псевдослучайной последовательности битов дескремблера 62; диаграмма 131 - сигналу на выходе элемента Исключающее ИЛИ 65; диаграмма 132 - сигналу на выходе элемента Исключающее ИЛИ 66; диаграмма 133 - сигналу на входе инвертора 89; диаграмма 134 - сигналу на выходе 91 дескремблера 62.

Временные диаграммы 135 и 136 (фиг.10) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 137 и 138 - сигналам на входе данных и выходе триггера 97; диаграммы 139 и 140 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 141 и 142 - сигналам в точках 71 и 70; диаграммы 143 и 144 - сигналам в точках 73 и 72; диаграммы 145 и 146 -сигналам на входе данных и выходе триггера 99; диаграмма 147 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 148 и 149 (фиг.11) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 150 и 151 - сигналам на входе данных и выходе триггера 97; диаграммы 152 и 153 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 154 и 155 - сигналам в точках 71 и 70; диаграммы 156 и 157 - сигналам в точках 73 и 72; диаграммы 158 и 159 - сигналам на входе данных и выходе триггера 99; диаграмма 160 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 161 и 162 (фиг.12) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 163 и 164 - сигналам на входе данных и выходе триггера 97; диаграммы 165 и 166 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 167 и 168 - сигналам в точках 71 и 70; диаграммы 169 и 170 - сигналам в точках 73 и 72; диаграммы 171 и 172 - сигналам на входе данных и выходе триггера 99; диаграмма 173 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 174, 175 и 176 (фиг.13) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87 (фиг.4); диаграмма 177 - сигналу во входном разряде регистра 85; диаграммы 178 и 179 - сигналам на входе данных и выходе триггера 102 (фиг.6); диаграммы 180 и 181 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 182 и 183 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 184, 185 и 186 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 187 и 188 - сигналам на входе данных и выходе триггера 107; диаграммы 189 и 190 - сигналам в точках 84 и 82; диаграммы 191 и 192 - сигналам в точках 83 и 81.

Временные диаграммы 193, 194 и 195 (фиг.14) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 196 - сигналу во входном разряде регистра 85; диаграммы 197 и 198 - сигналам на 19 входе данных и выходе триггера 102; диаграммы 199 и 200 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 201 и 202 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 203, 204 и 205 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 206 и 207 - сигналам на входе данных и выходе триггера 107; диаграммы 208 и 209 - сигналам в точках 84 и 82; диаграммы 210 и 211 - сигналам в точках 83 и 81.

Временные диаграммы 212, 213 и 214 (фиг.15) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 215 - сигналу во входном разряде регистра 85; диаграммы 216 и 217 - сигналам на входе данных и выходе триггера 102; диаграммы 218 и 219 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 220 и 221 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 222, 223 и 224 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 225 и 226 - сигналам на входе данных и выходе триггера 107; диаграммы 227 и 228 - сигналам в точках 84 и 82; диаграммы 229 и 230 - сигналам в точках 83 и 81.

Временные диаграммы 231, 232 и 233 (фиг.16) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 234 - сигналу во входном разряде регистра 85; диаграммы 235 и 236 - сигналам на входе данных и выходе триггера 102; диаграммы 237 и 238 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 239 и 240 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 241, 242 и 243 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 244 и 245 - сигналам на входе данных и выходе триггера 107; диаграммы 246 и 247 - сигналам в точках 84 и 82; диаграммы 248 и 249 - сигналам в точках 83 и 81.

Временные диаграммы 250, 251 и 252 (фиг.17) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 253 - сигналу во входном разряде регистра 85; диаграммы 254 и 255 - сигналам на входе данных и выходе триггера 102; диаграммы 256 и 257- сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 258 и 259 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 260, 261 и 262 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 263 и 264 - сигналам на входе данных и выходе триггера 107; диаграммы 265 и 266 - сигналам в точках 84 и 82; диаграммы 267 и 268 - сигналам в точках 83 и 81.

Временные диаграммы 269, 270 и 271 (фиг.18) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 272 - сигналу во входном разряде регистра 85; диаграммы 273 и 274 - сигналам на входе данных и выходе триггера 102; диаграммы 275 и 276 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 277 и 278 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 279, 280 и 281 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 282 и 283 - сигналам на входе данных и выходе триггера 107; диаграммы 284 и 285 - сигналам в точках 84 и 82; диаграммы 286 и 287 - сигналам в точках 83 и 81.

Ниже приведено краткое описание работы известных устройств [1, 2].

Скремблеры и дескремблеры обычно содержат генераторы псевдослучайных последовательностей битов или фрагменты таких генераторов. Пример построения генератора псевдослучайной последовательности битов приведен на фиг.1 (см. кн. П.Хоровиц, У.Хилл. "Искусство схемотехники": В трех т. - М.: Мир, 1993. - 2 т.). Генератор 1 выполнен на основе сдвигового регистра 2 с логическим элементом Исключающее ИЛИ (XOR) 3 в цепи обратной связи.

В исходном состоянии в регистре 2 присутствует любой ненулевой код (цепь начальной установки регистра не показана). Под действием положительных фронтов синхросигнала CLK на входе 5 этот код циркулирует в генераторе и одновременно видоизменяется. В каждом такте (периоде сигнала CLK) код продвигается в регистре 2 в направлении, указанном стрелкой 6, при этом в освободившийся разряд регистра заносится бит данных с выхода 4. В качестве выхода генератора можно использовать выход элемента Исключающее ИЛИ 3 или выход любого разряда регистра.

В общем случае при использовании М-разрядного регистра 2 цепь обратной связи подключается к разрядам с номерами М и N (М>N). Для того чтобы на выходе генератора формировалась псевдослучайная последовательность битов с периодом повторения, равным 2^M-1, следует выбирать точки подключения цепи обратной связи в соответствии с таблицей 7 (фиг.1, б), которая описывает ряд генераторов различной разрядности. При работе генератора в регистре 2 формируются все возможные М-разрядные коды, за исключением нулевого. (Отметим, что во всех описанных далее устройствах можно применять усовершенствованные генераторы, не имеющие запрещенных состояний, см., например, кн. Шевкопляс Б.В. "Микропроцессорные структуры. Инженерные решения": Справочник. - Дополнение первое. - М.: Радио и связь, 1993. - 256 с.)

Псевдослучайная последовательность битов с периодом повторения, равным 2^M-1, обладает следующими свойствами.

1. В полном цикле (2^M-1 тактов) число лог. 1, формируемых на выходе 4 генератора 1, на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре 2 присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления лог. 0 и лог. 1 на выходе 4 генератора 1 практически одинаковы.

2. В полном цикле (2^м - 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий - длину 2, одна восьмая - длину 3 и т. д. Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления "орлов" и "решек" не зависят от исходов предыдущих "подбрасываний". Поэтому вероятность того, что серия из последовательных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна 1/2.

3. Если последовательность полного цикла (2^M-1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2^м - 1), то число несовпадений будет на единицу больше, чем число совпадений.

Наиболее распространены две основные схемы устройств для передачи данных (устройств типа "скремблер-дескремблер"): с неизолированными и изолированными (от линии связи) генераторами псевдослучайны