Устройство для передачи данных

Устройство для передачи данных

Иллюстрации

Показать все

Реферат

Изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами.

Известно устройство [1] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит первый и второй элементы Исключающее ИЛИ, первый усилитель и первый сдвиговый регистр, входы второго элемента Исключающее ИЛИ подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ, вход последовательных данных первого сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом первого усилителя, вход синхронизации первого сдвигового регистра является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго сдвигового регистра и является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, выход которого является выходом данных устройства, а второй вход соединен с входом последовательных данных второго сдвигового регистра и с выходом второго усилителя.

В устройстве [1] блоки передачи и приема данных выполняют, соответственно, функции скремблера и дескремблера. Входные данные преобразуются скремблером к виду, при котором их можно рассматривать как псевдослучайные. Дескремблер выполняет обратное преобразование, т.е. восстанавливает исходные данные. Скремблирование данных позволяет заменить длинные последовательности нулей или единиц (и не только эти последовательности) псевдослучайными битами, что исключает возможность потери синхронизации между блоками приема и передачи данных. Кроме того, разравнивается энергетический спектр передаваемого сигнала, что способствует уменьшению уровня перекрестных помех, наводимых на соседние витые пары проводов кабеля линии связи.

Недостатком устройства [1] является размножение ошибок, которые могут возникнуть при передаче сигнала по линии связи. Так, одиночная ошибка преобразуется в троекратную, так как ошибочный бит сначала непосредственно передается на выход данных устройства, а затем, продвигаясь по второму сдвиговому регистру, еще два раза искажает выходные данные.

Известно устройство [2] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ.

В устройстве [2] сдвиговый регистр блока приема данных (дескремблера) логически изолирован от линии связи, поэтому не происходит размножения ошибок, поступающих из линии.

Устройство [2] имеет два недостатка.

Первый недостаток состоит в том, что для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при начальном включении его приемной части) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов. Это уменьшает эффективную скорость передачи данных по линии, усложняет протокол обмена и требует значительного времени ожидания дескремблером служебного кадра в случае потери синхронизации. В течение этого времени передача данных невозможна.

Второй недостаток - отсутствие аппаратных средств разграничения байтов в битовом потоке данных, передаваемых по линии связи. Для указания границ между байтами в битовый поток данных необходимо вводить избыточные биты, что снижает скорость передачи. Например, согласно пат. заявке США US 20020191721 А1 к каждому байту в битовом потоке добавляется бит разграничения, полученный от генератора псевдослучайной последовательности битов. Устройство-приемник данных обнаруживает биты разграничения благодаря их устойчивому совпадению с эталонной псевдослучайной последовательностью битов. Другой способ разграничения байтов в битовом потоке данных (пат. США №6011808) также предусматривает добавление бита разграничения к каждому байту. Этот бит формируется дублированием и инвертированием нулевого бита передаваемого байта. В результате начало байта сопровождается передачей комбинаций битов 01 или 10. Устройство-приемник данных обнаруживает биты разграничения и нулевые биты данных благодаря их статистически устойчивому совпадению с кодами 01 или 10. Оба способа введения битов разграничения неэкономичны - на каждые восемь битов данных приходится один служебный бит.

Оба отмеченных выше недостатка снижают скорость передачи данных через устройство [2].

Цель изобретения - повышение скорости передачи данных через устройство.

Цель достигается тем, что в устройстве для передачи данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ. При этом блок передачи данных дополнительно содержит блок преобразования параллельного кода в последовательный, группа входов данных которого является группой входов данных устройства, а выход байтовой синхронизации - первым выходом байтовой синхронизации устройства, скремблер дополнительно содержит третий сдвиговый регистр, первый дешифратор, первый триггер и первый инвертор, выход которого подключен к входу синхронизации первого триггера, вход первого инвертора соединен с входами синхронизации первого и третьего сдвиговых регистров, а также с выходом битовой синхронизации блока преобразования параллельного кода в последовательный, управляющий вход первого сдвигового регистра соединен с выходом первого дешифратора и с входом коррекции блока преобразования параллельного кода в последовательный, выход данных которого соединен с входом данных скремблера, вход последовательных данных третьего сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом данных первого триггера, выход которого соединен с входом первого усилителя, входы параллельных данных первого сдвигового регистра соединены с выходами первого дешифратора, входы которого соединены с выходами третьего сдвигового регистра, блок приема данных дополнительно содержит блок преобразования последовательного кода в параллельный, группа выходов данных которого является группой выходов данных устройства, а выход байтовой синхронизации - вторым выходом байтовой синхронизации устройства, дескремблер дополнительно содержит четвертый сдвиговый регистр, второй дешифратор, второй и третий триггеры и второй инвертор, выход которого подключен к входу синхронизации второго триггера и к входам синхронизации второго и четвертого сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с выходом второго дешифратора и с входом коррекции блока преобразования последовательного кода в параллельный, вход данных которого соединен с выходом третьего триггера, а вход битовой синхронизации - с выходом синхронизации дескремблера, вход последовательных данных четвертого сдвигового регистра соединен со вторым входом четвертого элемента Исключающее ИЛИ и с выходом второго триггера, вход данных которого соединен с выходом второго усилителя, входы параллельных данных второго сдвигового регистра соединены с выходами второго дешифратора, входы которого соединены с выходами четвертого сдвигового регистра, вход последовательных данных второго сдвигового регистра соединен с первым входом четвертого элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего триггера, вход синхронизации которого соединен с выходом синхронизации дескремблера и с входом второго инвертора.

Блок преобразования параллельного кода в последовательный содержит триггер, постоянное запоминающее устройство, параллельный регистр, сдвиговый регистр, генератор импульсов и инвертор, группа входов данных блока соединена с входами параллельных данных сдвигового регистра, выход последовательных данных которого является выходом данных блока, а вход синхронизации соединен с выходом генератора импульсов и с входом инвертора и является выходом битовой синхронизации блока, вход коррекции блока соединен с входом данных триггера, вход синхронизации которого соединен с выходом инвертора и с входом синхронизации параллельного регистра, выходы которого соединены с входом управления сдвигового регистра, с выходом байтовой синхронизации блока и с входами адреса постоянного запоминающего устройства, выходы которого соединены с входами данных параллельного регистра, выход триггера соединен с входом адреса постоянного запоминающего устройства.

Блок преобразования последовательного кода в параллельный содержит первый и второй сдвиговые регистры, инвертор, постоянное запоминающее устройство, первый и второй параллельные регистры, вход данных второго параллельного регистра соединен с входом данных первого сдвигового регистра и является входом данных блока, вход синхронизации первого сдвигового регистра соединен с входом инвертора и является входом битовой синхронизации блока, вход данных второго сдвигового регистра является входом коррекции блока, группа выходов второго параллельного регистра является группой выходов данных блока, вход синхронизации второго параллельного регистра соединен с выходом первого параллельного регистра и является выходом байтовой синхронизации блока, выход инвертора соединен с входами синхронизации второго сдвигового регистра и первого параллельного регистра, выходы постоянного запоминающего устройства соединены с входами первого параллельного регистра, а адресные входы - с выходом второго сдвигового регистра и с выходами первого параллельного регистра.

На фиг.1, а и б представлены функциональная схема известного генератора псевдослучайной последовательности битов и таблица - указатель точек подключения цепи обратной связи этого генератора; на фиг.2 - функциональная схема известного устройства [1] для передачи данных; на фиг.3 - функциональная схема известного устройства [2] для передачи данных; на фиг.4 - функциональная схема предлагаемого устройства для передачи данных; на фиг.5 - функциональная схема блока преобразования параллельного кода в последовательный предлагаемого устройства; на фиг.6 - функциональная схема блока преобразования последовательного кода в параллельный предлагаемого устройства; на фиг.7, а - в - таблица состояний генератора псевдослучайной последовательности битов, диаграмма состояний этого генератора и пример кодовой ситуации, поясняющий работу предлагаемого устройства; на фиг.8 - временные диаграммы работы скремблера предлагаемого устройства; на фиг.9 - временные диаграммы работы дескремблера предлагаемого устройства; на фиг.10 - диаграммы, поясняющие процесс передачи данных предлагаемым устройством в отсутствие сигнала коррекции границ между байтами; на фиг.11 - диаграммы, поясняющие процесс передачи данных предлагаемым устройством при наличии сигнала коррекции границ между байтами; на фиг.12 - временные диаграммы работы блока передачи данных предлагаемого устройства в отсутствие сигнала коррекции границ между байтами; на фиг.13 - временные диаграммы работы блока передачи данных предлагаемого устройства при наличии сигнала коррекции границ между байтами; на фиг.14 - временные диаграммы работы блока приема данных предлагаемого устройства в отсутствие сигнала коррекции границ между байтами; на фиг.15 - временные диаграммы работы блока приема данных предлагаемого устройства при наличии сигнала коррекции границ между байтами;

Генератор 1 псевдослучайной последовательности битов (фиг.1, а) содержит сдвиговый регистр 2, выходы разрядов М и N которого соединены с входами элемента Исключающее ИЛИ 3, выход которого соединен с входом последовательных данных сдвигового регистра 2 и является выходом 4 генератора 1 псевдослучайной последовательности битов, вход 5 синхронизации сдвигового регистра 2 является входом синхронизации генератора 1 псевдослучайной последовательности битов. Направление сдвига данных в регистре 2 показано стрелкой 6. Номера разрядов М и N регистра 2 выбираются из приведенной на фиг.1, б таблицы 7 - указателя точек подключения цепи обратной связи.

Известное [1] устройство 8 для передачи данных (фиг.2) содержит подключенные к противоположным сторонам линии связи 9 блок 10 передачи данных (скремблер) и блок 11 приема данных (дескремблер), блок 10 передачи данных содержит первый 12 и второй 13 элементы Исключающее ИЛИ, первый 14 усилитель и первый 15 сдвиговый регистр, входы второго 13 элемента Исключающее ИЛИ подключены к выходам первого 15 сдвигового регистра, а выход - к первому входу первого 12 элемента Исключающее ИЛИ, вход последовательных данных первого 15 сдвигового регистра соединен с выходом первого 12 элемента Исключающее ИЛИ и с входом первого 14 усилителя, вход синхронизации первого 15 сдвигового регистра является входом 16 синхронизации устройства, второй вход первого 12 элемента Исключающее ИЛИ является входом 17 данных устройства, выход первого 14 усилителя подключен к линии связи 9, блок 11 приема данных содержит генератор 18 с фазовой автоподстройкой частоты, второй 19 сдвиговый регистр, третий 20 и четвертый 21 элементы Исключающее ИЛИ и второй 22 усилитель, вход которого подключен к линии связи 9, а выход - к входу генератора 18 с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго 19 сдвигового регистра и является выходом 23 синхронизации устройства, выходы второго 19 сдвигового регистра соединены с входами третьего 20 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 21 элемента Исключающее ИЛИ, выход которого является выходом 24 данных устройства, а второй вход соединен с входом последовательных данных второго 19 сдвигового регистра и с выходом второго 22 усилителя. Направления сдвига данных в регистрах 15 и 19 показаны стрелками 25. Внешний источник 26 данных (например, первый компьютер) подключен к входам 16 и 17 устройства 8. Внешний приемник 27 данных (например, второй компьютер) подключен к выходам 23 и 24 устройства 8.

Известное [2] устройство 28 для передачи данных (фиг.3) содержит подключенные к противоположным сторонам линии связи 29 блок 30 передачи данных (скремблер) и блок 31 приема данных (дескремблер), блок 30 передачи данных содержит генератор 32 псевдослучайной последовательности битов, первый 33 элемент Исключающее ИЛИ и первый 34 усилитель, генератор 32 псевдослучайной последовательности битов содержит первый 35 сдвиговый регистр и второй 36 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 35 сдвигового регистра, а выход - к первому входу первого 33 элемента Исключающее ИЛИ и к входу последовательных данных первого 35 сдвигового регистра, вход синхронизации которого является входом 37 синхронизации скремблера 30, второй вход первого элемента Исключающее ИЛИ является входом 38 данных скремблера 30, выход первого 34 усилителя подключен к линии связи 29, блок 31 приема данных (дескремблер) содержит генератор 39 с фазовой автоподстройкой частоты, второй 40 сдвиговый регистр, третий 41 и четвертый 42 элементы Исключающее ИЛИ и второй 43 усилитель, вход которого подключен к линии связи 29, а выход - к входу генератора 39 с фазовой автоподстройкой частоты, выход которого является выходом 44 синхронизации дескремблера 31, выходы второго сдвигового регистра 40 соединены с входами третьего 41 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 42 элемента Исключающее ИЛИ.

В блоке 30 передачи данных выход первого 33 элемента Исключающее ИЛИ соединен с входом первого 34 усилителя. Блок 31 приема данных содержит также мультиплексор 45, выход которого соединен с входом последовательных данных регистра 40, а управляющий вход является управляющим входом 46 устройства 28. Первый вход данных мультиплексора 45 соединен с первым входом четвертого 42 элемента Исключающее ИЛИ. Второй вход данных мультиплексора 45 соединен со вторым входом четвертого 42 элемента Исключающее ИЛИ и с выходом второго 43 усилителя. Выход четвертого 42 элемента Исключающее ИЛИ является выходом 47 данных устройства 28. Вход синхронизации регистра 40 соединен с выходом 44 синхронизации устройства 28. Направления сдвига данных в регистрах 35 и 40 показаны стрелками 48. Внешний источник 49 данных (например, первый компьютер) подключен к входам 37 и 38 устройства 28. Внешний приемник 50 данных (например, второй компьютер) подключен к выходам 44 и 47 и к входу 46 устройства 28.

Предлагаемое устройство для передачи данных (фиг.4) содержит подключенные к противоположным сторонам линии связи 51 блок 52 передачи данных и блок 53 приема данных, блок 52 передачи данных содержит скремблер 54, содержащий генератор 55 псевдослучайной последовательности битов, первый 56 элемент Исключающее ИЛИ и первый 57 усилитель, генератор 55 псевдослучайной последовательности битов содержит первый 58 сдвиговый регистр и второй 59 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 58 сдвигового регистра, а выход - к первому входу первого 56 элемента Исключающее ИЛИ и к входу последовательных данных первого 58 сдвигового регистра, вход синхронизации которого является входом 60 синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом 61 данных скремблера, выход первого 57 усилителя подключен к линии связи 51, блок 53 приема данных содержит дескремблер 62, содержащий генератор 63 с фазовой автоподстройкой частоты, второй 64 сдвиговый регистр, третий 65 и четвертый 66 элементы Исключающее ИЛИ и второй 67 усилитель, вход которого подключен к линии связи 51, а выход - к входу генератора 63 с фазовой автоподстройкой частоты, выход которого является выходом 68 синхронизации дескремблера 62, выходы второго 64 сдвигового регистра соединены с входами третьего 65 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 66 элемента Исключающее ИЛИ.

Блок 52 передачи данных содержит также блок 69 преобразования параллельного кода в последовательный, группа 70 входов данных которого является группой входов данных устройства, а выход 71 байтовой синхронизации - первым выходом байтовой синхронизации устройства, скремблер 54 дополнительно содержит третий 72 сдвиговый регистр, первый 73 дешифратор, первый 74 триггер и первый 75 инвертор, выход которого подключен к входу синхронизации первого 74 триггера, вход 60 первого 75 инвертора соединен с входами синхронизации первого 58 и третьего 72 сдвиговых регистров, а также с выходом битовой синхронизации блока 69 преобразования параллельного кода в последовательный, управляющий вход первого 58 сдвигового регистра соединен с выходом первого 73 дешифратора и с входом 76 коррекции блока 69 преобразования параллельного кода в последовательный, выход данных которого соединен с входом 61 данных скремблера 54, вход последовательных данных третьего 72 сдвигового регистра соединен с выходом первого 56 элемента Исключающее ИЛИ и с входом данных первого 74 триггера, выход которого соединен с входом первого 57 усилителя, входы 77 параллельных данных первого 58 сдвигового регистра соединены с выходами первого 73 дешифратора, входы которого соединены с выходами третьего 72 сдвигового регистра.

Блок 53 приема данных содержит также блок 78 преобразования последовательного кода в параллельный, группа 79 выходов данных которого является группой выходов данных устройства, а выход 80 байтовой синхронизации - вторым выходом байтовой синхронизации устройства, дескремблер 62 дополнительно содержит четвертый 81 сдвиговый регистр, второй 82 дешифратор, второй 83 и третий 84 триггеры и второй 85 инвертор, выход которого подключен к входу синхронизации второго 83 триггера и к входам синхронизации второго 64 и четвертого 81 сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с выходом второго дешифратора и с входом 86 коррекции блока 78 преобразования последовательного кода в параллельный, вход 87 данных которого соединен с выходом третьего 84 триггера, а вход битовой синхронизации - с выходом 68 синхронизации дескремблера, вход последовательных данных четвертого 81 сдвигового регистра соединен со вторым входом четвертого 66 элемента Исключающее ИЛИ и с выходом второго 83 триггера, вход данных которого соединен с выходом второго 67 усилителя, входы 88 параллельных данных второго 64 сдвигового регистра соединены с выходами второго 82 дешифратора, входы которого соединены с выходами четвертого 81 сдвигового регистра, вход последовательных данных второго 64 сдвигового регистра соединен с первым входом четвертого 66 элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего 84 триггера, вход синхронизации которого соединен с выходом 68 синхронизации дескремблера и с входом второго 85 инвертора. Стрелками 89 обозначено направление сдвига данных в регистрах 58, 64, 72 и 81.

Блок 69 преобразования параллельного кода в последовательный (фиг.5) содержит триггер 90, постоянное запоминающее устройство (ПЗУ) 91, параллельный регистр 92, сдвиговый регистр 93, генератор 94 импульсов и инвертор 95, группа 70 входов данных блока соединена с входами параллельных данных сдвигового регистра 93, выход 61 последовательных данных которого является выходом данных блока, а вход синхронизации соединен с выходом генератора 94 импульсов и с входом инвертора 95 и является выходом 60 битовой синхронизации блока, вход 76 коррекции блока 69 соединен с входом данных триггера 90, вход синхронизации которого соединен с выходом инвертора 95 и с входом синхронизации параллельного регистра 92, выходы которого соединены с входом 96 управления сдвигового регистра 93, с выходом 71 байтовой синхронизации блока 69 и с входами адреса ПЗУ 91, выходы которого соединены с входами данных параллельного регистра 92, выход триггера 90 соединен с входом адреса ПЗУ 91. Направление сдвига данных в регистре 93 показано стрелкой 97.

Блок 78 преобразования последовательного кода в параллельный (фиг.6) содержит первый 98 и второй 99 сдвиговые регистры, инвертор 100, ПЗУ 101, первый 102 и второй 103 параллельные регистры, вход данных второго 103 параллельного регистра соединен с входом данных первого 98 сдвигового регистра и является входом 87 данных блока 78, вход синхронизации первого 98 сдвигового регистра соединен с входом инвертора и является входом 68 битовой синхронизации блока 78, вход данных второго 99 сдвигового регистра является входом 86 коррекции блока 78, группа выходов второго 103 параллельного регистра является группой 79 выходов данных блока 78, вход синхронизации второго 103 параллельного регистра соединен с выходом первого 102 параллельного регистра и является выходом 80 байтовой синхронизации блока 78, выход инвертора 100 соединен с входами синхронизации второго 99 сдвигового регистра и первого 102 параллельного регистра, выходы ПЗУ 101 соединены с входами первого 102 параллельного регистра, а адресные входы - с выходом 104 второго 99 сдвигового регистра и с выходами первого 102 параллельного регистра. Направление сдвига данных в регистрах 98 и 99 показано стрелками 105.

В таблице 106 (фиг.7, а) представлен список состояний генератора 55 псевдослучайной последовательности битов; диаграмма 107 состояний этого генератора (фиг.7, б) отражает перемещение указателя 108 текущего состояния по кольцевому пути; линии 109 и 110 разделяют диаграмму на четыре сектора. В таблице 111 (фиг.7, б) приведен пример кодовой ситуации, поясняющий работу предлагаемого устройства.

Временные диаграммы 112 и 113 (фиг.8) соответствуют сигналам на входах 60 и 61 скремблера 54; диаграмма 114 - сигналу на выходе элемента Исключающее ИЛИ 59; диаграмма 115 - сигналу на выходе элемента Исключающее ИЛИ 56; диаграмма 116 - сигналам на выходах регистра 72; диаграмма 117 - сигналу на управляющем входе P/S регистра 58 (точка 76); диаграмма 118 - состояниям генератора 55 псевдослучайной последовательности битов; диаграмма 119 - сигналу на входе усилителя 57.

Временная диаграмма 120 (фиг.9) соответствуют сигналу на выходе усилителя 67; диаграмма 121 - сигналу на выходе инвертора 85; диаграмма 122 - сигналу на выходе триггера 83; диаграмма 123 - сигналам на выходах регистра 81; диаграмма 124 - сигналу на управляющем входе P/S* регистра 64 (точка 86); диаграмма 125 - состояниям регистра 64 генератора псевдослучайной последовательности битов дескремблера 62; диаграмма 126 - сигналу на выходе элемента Исключающее ИЛИ 65; диаграмма 127 - сигналу на выходе элемента Исключающее ИЛИ 66; диаграмма 128 - сигналу на входе инвертора 85; диаграмма 129 - сигналу на выходе 87 дескремблера 62.

Последовательность байтов 130 (фиг.10), принимаемых с входов 70 устройства в установившемся режиме, передается по линии связи 51 в виде непрерывного потока битов, в котором размещены байты 131. После их приема на выходах 79 устройства формируется выходная последовательность байтов 132, совпадающая с входной. Стрелки 133 отражают последовательность преобразования данных.

Последовательность байтов 134 (фиг.11), принимаемых с входов 70 устройства в режиме коррекции границ байтов, передается по линии связи 51 в виде непрерывного потока битов, в котором размещены байты 135. В момент 136 коррекции часть 137 переданного байта игнорируется, после чего он передается повторно (байт 138). На выходах 79 устройства формируется выходная последовательность байтов 139, совпадающая с входной. Стрелки 140 отражают последовательность преобразования данных.

Временные диаграммы 141 и 142 (фиг.12) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 143 и 144 - сигналам на входе данных и выходе триггера 90; диаграммы 145 и 146 - сигналам в точках 71 и 96; диаграммы 147 и 148 - сигналам в точках 70 и 61; диаграммы 149 и 150 - сигналам на входе данных и выходе триггера 74 (фиг.4); диаграммы 151 и 152 - сигналам на адресных входах и выходах ПЗУ 91 (фиг.5).

Временные диаграммы 153 и 154 (фиг.13) соответствуют сигналам на входе и выходе инвертора 95; диаграммы 155 и 156 - сигналам на входе данных и выходе триггера 90; диаграммы 157 и 158 - сигналам в точках 71 и 96; диаграммы 159 и 160 - сигналам в точках 70 и 61; диаграммы 161 и 162 - сигналам на входе данных и выходе триггера 74; диаграммы 163 и 164 - сигналам на адресных входах и выходах ПЗУ 91.

Временные диаграммы 165, 166 и 167 (фиг.14) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 83 (фиг.4); диаграмма 168 - последовательности битов во входном (крайнем левом) разряде регистра 81; диаграмма 169 - сигналу в точке 86; диаграмма 170 - состояниям регистра 64; диаграммы 171 и 172 - сигналам на выходах элементов 65 и 66; диаграммы 173 и 174 - сигналам в точках 68 и 87; диаграммы 175 - 181 - сигналам в регистре 98 (фиг.6); диаграмма 182 - сигналу в точке 104; диаграммы 183 и 184 - сигналам на адресных входах и выходах ПЗУ 101; диаграммы 185 и 186 - сигналам на входе верхнего (по схеме) разряда и выходе 80 регистра 102; диаграмма 187 - сигналам на выходах 79 регистра 103.

Временные диаграммы 188, 189 и 190 (фиг.15) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 83; диаграмма 191 - последовательности битов во входном разряде регистра 81; диаграмма 192 - сигналу в точке 86; диаграмма 193 - состояниям регистра 64; диаграммы 194 и 195 - сигналам на выходах элементов 65 и 66; диаграммы 196 и 197 - сигналам в точках 68 и 87; диаграммы 198 - 204 - сигналам в регистре 98; диаграмма 205 - сигналу в точке 104; диаграммы 206 и 207 - сигналам на адресных входах и выходах ПЗУ 101; диаграммы 208 и 209 - сигналам на входе верхнего (по схеме) разряда и выходе 80 регистра 102; диаграмма 210 - сигналам на выходах 79 регистра 103.

Ниже приведено краткое описание работы известных устройств [1,2].

Скремблеры и дескремблеры обычно содержат генераторы псевдослучайных последовательностей битов или фрагменты таких генераторов. Пример построения генератора псевдослучайной последовательности битов приведен на фиг.1 (см. кн. П.Хоровиц, У.Хилл "Искусство схемотехники": В трех т. - М.: Мир, 1993. - 2 т.). Генератор 1 выполнен на основе сдвигового регистра 2 с логическим элементом Исключающее ИЛИ (XOR) 3 в цепи обратной связи.

В исходном состоянии в регистре 2 присутствует любой ненулевой код (цепь начальной установки регистра не показана). Под действием положительных фронтов синхросигнала CLK на входе 5 этот код циркулирует в генераторе и одновременно видоизменяется. В каждом такте (периоде сигнала CLK) код продвигается в регистре 2 в направлении, указанном стрелкой 6, при этом в освободившийся разряд регистра заносится бит данных с выхода 4. В качестве выхода генератора можно использовать выход элемента Исключающее ИЛИ 3 или выход любого разряда регистра.

В общем случае при использовании М-разрядного регистра 2 цепь обратной связи подключается к разрядам с номерами М и N (М>N). Для того чтобы на выходе генератора формировалась псевдослучайная последовательность битов с периодом повторения, равным 2^м - 1, следует выбирать точки подключения цепи обратной связи в соответствии с таблицей 7 (фиг.1, б), которая описывает ряд генераторов различной разрядности. При работе генератора в регистре 2 формируются все возможные М-разрядные коды, за исключением нулевого. (Отметим, что во всех описанных далее устройствах можно применять усовершенствованные генераторы, не имеющие запрещенных состояний, см., например, кн. Шевкопляс Б.В. "Микропроцессорные структуры. Инженерные решения": Справочник. - Дополнение первое. - М.: Радио и связь, 1993. - 256 с.).

Псевдослучайная последовательность битов с периодом повторения, равным 2^м - 1, обладает следующими свойствами.

1. В полном цикле (2^м - 1 тактов) число лог. 1, формируемых на выходе 4 генератора 1, на единицу больше, чем число лог.0. Добавочная лог.1 появляется за счет исключения состояния, при котором в регистре 2 присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления лог.0 и лог.1 на выходе 4 генератора 1 практически одинаковы.

2. В полном цикле (2^м - 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий - длину 2, одна восьмая - длину 3 и т. д. Такими же свойствами обладают и серии из лог.0 с учетом пропущенного лог.0. Это говорит о том, что вероятности появления "орлов" и "решек" не зависят от исходов предыдущих "подбрасываний". Поэтому вероятность того, что серия из последовательных лог.1 или лог.0 закончится при следующем подбрасывании, равна 1/2.

3. Если последовательность полного цикла (2^м - 1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2^м - 1), то число несовпадений будет на единицу больше, чем число совпадений.

Наиболее распространены две основные схемы устройств для передачи данных (устройств типа "скремблер - дескремблер"): с неизолированными и изолированными (от линии связи) генераторами псевдослучайных последовательностей битов.

В устройстве 8 (фиг.2 [1]) скремблер 10 и дескремблер 11 выполнены с использованием фрагментов рассмотренных ранее генераторов 1 псевдослучайных последовательностей битов (см. фиг.1). В цепь обратной связи генератора на основе сдвигового регистра 15 введен дополнительный элемент Исключающее ИЛИ 12. В дескремблере применен аналогичный генератор на основе сдвигового регистра 19 с разомкнутой цепью обратной связи.

Все процессы, протекающие в устройстве 8, синхронизируются от тактового генератора, размещенного во внешнем источнике данных 26 (возможно также его размещение в блоке 10). Тактовый генератор формирует сигнал CLK - непрерывную последовательность тактовых импульсов со скважностью, равной двум. В каждом такте на вход 17 скремблера 10 подается очередной бит передаваемых данных DATA, а в сдвиговом регистре 15 накопленный код продвигается на один разряд вправо (по стрелке 25).

Если предположить, что источник данных 26 посылает в скремблер 10 длинную последовательность лог.0 (DATA≡0), то элемент Исключающее ИЛИ 12 можно рассматривать как повторитель сигнала Y1 с выхода элемента Исключающее ИЛИ 13. В этой ситуации регистр 15 фактически замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме генератора 1 (фиг.1). Если от источника данных 26 поступает произвольная битовая последовательность, то она взаимодействует с последовательностью битов с выхода элемента Исключающее ИЛИ 13. В результате формируется новая (скремблированная) последовательность битов данных SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по регистру 15, формирует поток битов Y1 на выходе элемента Исключающее ИЛИ 13 и т.д.

Скремблированная последовательность битов SCRD проходит через усилитель 14, передается по линии связи 9 (например, по витой паре проводов многожильного кабеля городской телефонной сети) и поступает в дескремблер 11, где проходит через усилитель 22. С помощью генератора 18 с фазовой автоподстройкой частоты из входного сигнала SCRD* (с выхода усилителя 22) выделяется тактовый сигнал CLK*, который передается на синхронизирующий вход С регистра 19 и на выход 23 устройства 8.

Генератор 18 с фазовой автоподстройкой частоты может быть выполнен по одной из известных схем (см., например, пат. США №6.215.835 В1). Он предназначен для формирования высокостабильного синхросигнала CLK* на основе непрерывного слежения за входным сигналом SCRD*. В данном случае отрицательный фронт сигнала CLK* привязан к моментам изменения сигнала SCRD* (0→1 или 1→0), так что положительный фронт сигнала CLK* формируется в середине битового интервала сигнала SCRD*, что соотве