Устройство и способ турбодекодирования

Устройство и способ турбодекодирования

Иллюстрации

Показать все

Реферат

Область техники, к которой относится изобретение

Настоящее изобретение относится, в общем случае, к устройству и к способу декодирования в системе связи и, в частности, к устройству и к способу осуществления турбодекодирования.

Уровень техники

В цифровых системах связи для эффективного исправления ошибок, которые могут возникать в канале связи во время передачи данных, обычно используют коды прямого исправления ошибок (ПИО, FEC). Это повышает достоверность передачи данных. Коды прямого исправления ошибок содержат турбокод. Поскольку турбокод способен лучше обеспечивать исправление ошибок при высокоскоростной передаче данных по сравнению со сверточным кодом, он одобрен для применения как в синхронной системе множественного доступа с кодовым разделением (МДКР, CDMA) стандарта 2000 года, МДКР2000 (CDMA2000), так и в асинхронной универсальной системе мобильной связи (УСМС, UMTS), обе из которых привлекают всеобщее внимание для использования в качестве системы мобильной связи третьего поколения.

На Фиг.1 изображена блок-схема, на которой показан пример приемника системы мобильной связи третьего поколения. На Фиг.1 показана конструкция приемника, например, в системе соответствующей спецификации "эволюция 1х - данные и речь" (1x EV-DV), которая позволяет осуществлять высокоскоростную передачу пакетов данных.

Как показано на Фиг.1, процессор 10 принимаемых сигналов осуществляет обработку принятого сигнала в полосе радиочастот (РЧ), на промежуточной частоте (ПЧ) и в полосе частот исходных сигналов. Сигнал, обработанный процессором 10 принимаемых сигналов, разделяют по соответствующим каналам. Приемник 30 осуществляет обработку сигнала основного прямого канала (ОПК, F-FCH), сигнала дополнительного прямого канала (ДПК, F-SCH) и сигнала выделенного прямого канала управления (ВПКУ, F-DCCH). Приемник 40 осуществляет обработку сигнала прямого канала передачи пакетов данных (ПКППД, F-PDCH). Приемник 50 осуществляет обработку прямого канала управления передачей пакетов данных (ПКУППД, F-PDCCH). Приемник 40 содержит блоки 42, 44, 46 и 48. Функцией блока 42 является минимизация потерь, которые могут возникать в канале, и он содержит приемник компонента сигнала и устройство объединения (оба из которых на чертеже не показаны). Функцией блока 44 является преобразование сигнала таким образом, чтобы обеспечить возможность декодирования канала, и он содержит буфер демодуляции, устройство удаления кода Уолша, устройство обращения преобразования символов и дешифратор псевдослучайных последовательностей (все они на чертеже не показаны). Функцией блока 48 является осуществление декодирования и подачи результата декодирования в первый физический уровень 70 L1 для обращения к нему, и он содержит устройство турбодекодирования и буфер вывода (оба из которых на чертеже не показаны). Функцией блока 46 является передача символа демодуляции в блок 48 для его декодирования, и он содержит устройство объединения, устройство обращения перетасовки, обращенный перемежитель и буферное запоминающее устройство (все они на чертеже не показаны).

Поисковое устройство 20 представляет собой элемент, обеспечивающий поиск принятого сигнала, а контроллер 60 гибридного запроса с автоматическим повтором (ГЗАП, HARQ) представляет собой элемент, обеспечивающий выдачу запроса на повторную передачу символа, прием которого был произведен неудачно.

На блок-схеме из Фиг.2 показан пример обычного устройства турбодекодирования и, в частности, показан пример подробной конструкции блока 48 устройства турбодекодирования, показанного на Фиг.1. Изображенное на чертеже устройство турбодекодирования создано, например, посредством схемы с гибким вводом и гибким выводом данных (SISO). Устройство турбодекодирования может быть также реализовано с использованием схемы на основе максимума апостериорной вероятности (МАВ, MAP), или схемы на основе алгоритма Витерби с гибким выводом данных путем обмена содержимым регистров (RESOVA), которые применяют вместо схемы SISO. Схема SISO представляет собой схему вычисления достоверной вероятности для символа, а схема RESOVA представляет собой схему вычисления вероятности для кодового слова с учетом тракта, по которому проходит символ в виде длинного кодового слова.

Со ссылкой на Фиг.2, символы (информационные биты), запомненные в буферном запоминающем устройстве 46-1 блока 46, показанного на Фиг.1, подают на вход блока 48. В буферном запоминающем устройстве 46-1 осуществляют раздельное запоминание систематического кода, который представляет собой систематический код перемеженных битов, а также кода № 1 четности и кода №2 четности, которые представляют собой несистематические коды перемеженных битов. Биты систематического кода и биты кодов четности одновременно подают из буферного запоминающего устройства 46-1 в блок 48. Например, в системе, соответствующей спецификации "эволюция 1х - данные и речь" (1x EV-DV), буферное запоминающее устройство 46-1 представляет собой буферное запоминающее устройство для квазидополняющего турбокода (КДТК, QCTC), служащее для запоминания символов, принятых из передатчика, после их кодирования посредством кода КДТК (QCTC). Поскольку один код, вывод которого осуществляют из буферного запоминающего устройства 46-1, состоит из М бит, а из буферного запоминающего устройства 46-1 осуществляют вывод всего трех кодов, которыми являются систематический код и коды четности: код № 1 четности и код № 2 четности, то между буферным запоминающим устройством 46-1 и блоком 48 создана 3×M-битная шина, а коды с выхода буферного запоминающего устройства 46-1 подают в мультиплексор (МП) 48-1 блока 48.

Блок 48 устройства турбодекодирования содержит мультиплексор 48-1, устройство 48-2 SISO-декодирования (или устройство декодирования для схемы SISO), перемежитель 48-3, обращенный перемежитель 48-4, буфер 48-5 вывода и устройство 48-6 контроля посредством циклического избыточного кода (ЦИК, CRC). Мультиплексор 48-1 осуществляет мультиплексирование битов, поступивших из буферного запоминающего устройства 46-1, с выхода перемежителя 48-3 и с выхода обращенного перемежителя 48-4. Устройство 48-2 SISO-декодирования осуществляет SISO-декодирование сигнала, полученного на выходе мультиплексора 48-1, с использованием схемы, показанной на Фиг.3. Перемежитель 48-3 осуществляет перемежение сигнала, полученного на выходе устройства 48-2 SISO-декодирования, а обращенный перемежитель 48-4 осуществляет обращение перемежения сигнала, полученного на выходе устройства 48-2 SISO-декодирования. Буфер 48-5 вывода обеспечивает запоминание результата обращенного перемежения, полученного посредством обращенного перемежителя 48-4, таким образом, чтобы процессор 70 первого уровня L1 мог получать сведения о результате обращенного перемежения. Устройство 48-6 контроля посредством ЦИК осуществляет проверку результата обращенного перемежения, полученного посредством обращенного перемежителя 48-4, с использованием ЦИК и обеспечивает передачу результата проверки с использованием ЦИК в процессор 70 уровня L1.

На блок-схеме из Фиг.3 показан пример обычного устройства SISO-декодирования. На чертеже показан пример, в котором устройство SISO-декодирования реализовано с использованием схемы, обеспечивающей режим "скользящего окна", и здесь сделано предположение, что количество окон равно 2. Устройство SISO-декодирования идентично по своей основной структуре устройству MAP-декодирования (или устройству декодирования для схемы MAP) и отличается от устройства MAP-декодирования только значением, получаемым на его выходе.

Со ссылкой на Фиг.3 устройство SISO-декодирования в процессе декодирования осуществляет вычисление нескольких метрик. То есть во время операции декодирования устройство SISO-декодирования вычисляет значения дельта-метрики, альфа (α) метрики, бета (β) метрики и логарифмического отношения правдоподобия (ЛОП, (LLR). Демультиплексор 205, обозначенный как ДМП (DEMUX), осуществляет доступ к информационным битам, запомненным в буферном запоминающем устройстве 46-1, с заранее заданной частотой, то есть с частотой, в три раза превышающей тактовую частоту (или рабочую частоту) устройства турбодекодирования, и создает первый выходной сигнал (1), второй выходной сигнал (2) и третий выходной сигнал (3). Блок 210 вычисления дельта-метрики содержит три вычислительные устройства 211-213, вычисляющие дельта-метрики, соответственно для первого, второго и третьего выходных сигналов (1)-(3). Дельта-метрика, вычисленная посредством устройства 211 вычисления дельта-метрики, поступает в устройство 220 вычисления альфа-метрики, и оно вычисляет соответствующую ей альфа-метрику. Блок 230 вычисления бета-метрики состоит из двух вычислительных устройств 231 и 232, а также мультиплексора 233. То есть блок 230 вычисления бета-метрики содержит вычислительное устройство 231, служащее для вычисления первой бета (β1) метрики, вычислительное устройство 232, служащее для вычисления второй бета (β2) метрики, и мультиплексор 233, служащий для мультиплексирования результатов вычислений, полученных посредством вычислительных устройств 231 и 232. Блок 240 вычисления ЛОП состоит из трех вычислительных устройств 241-243, в него поступает альфа-метрика, вычисленная посредством устройства 220 вычисления альфа-метрики, и результат мультиплексирования, полученный посредством мультиплексора 233, и он осуществляет вычисление соответствующего им значения ЛОП. Блок 250 вычитания состоит из трех вычитающих устройств 251-253, которые вычитают первый выходной сигнал (1), полученный из демультиплексора 205, из значений ЛОП, вычисленных посредством устройств 241-243 вычисления ЛОП, и обеспечивает подачу результата вычитания в перемежитель 48-3 и в обращенный перемежитель 48-4, показанные на Фиг.2, для их перемежения/обращенного перемежения.

Как описано выше, обычное устройство SISO-декодирования состоит из блока вычисления дельта-метрики, блока вычисления альфа-метрики и блока вычисления бета-метрики, обеспечивающих вычисление метрик, и блока вычисления ЛОП, обеспечивающего декодирование метрик на основании вероятности. В данном варианте блок вычисления бета-метрики состоит из двух вычислительных устройств, что соответствует количеству окон.

Дельта-метрика, также известная как "метрика состояния", отображает вероятность перехода устройства кодирования из одного состояния в другое состояние. Альфа (α) метрика, также известная как "метрика перехода в последующее состояние", представляет собой сумму метрики значения вероятности перехода из предыдущего состояния в последующее состояние и метрики значения вероятности возврата в предыдущее состояние. α-метрика относится к накопленной вероятности за период времени сигнала, вычисленной начиная с первого принятого сигнала, и ее вычисление осуществляют последовательно. Бета (β) метрика, также известная как "метрика возврата в предыдущее состояние", представляет собой накопленную вероятность перехода из текущего состояния в предыдущее состояние. Если вычислены обе метрики, α-метрика и β-метрика, то вычислено и значение ЛОП. ЛОП представляет собой вероятность появления символа и выражает отношение вероятности появления "1" к вероятности появления "0" в логарифмическом масштабе. Каждое из устройств 241-243 вычисления ЛОП, осуществляющих вычисление ЛОП, вычисляет вероятность появления символа, исходя из вероятности перехода в последующее состояние и в предыдущее состояние. Здесь положительное значение ЛОП отображает символ "1", а отрицательное значение ЛОП отображает символ "0". Для декодирования сигнала, прием которого осуществлен этим способом, устройство SISO-декодирования вычисляет значения обеих метрик: значение α-метрики и значение β-метрики. При этом, поскольку вычисление значения β-метрики должно быть осуществлено в порядке, противоположном порядку расположения принятого сигнала, запомненного в буферном запоминающем устройстве 46-1, значение ЛОП не может быть вычислено до тех пор, пока не будет полностью завершено вычисление β-метрики.

На Фиг.4A и Фиг.4Б показаны блок-схемы, на которых изображены примеры порядка вычисления метрик посредством обычного устройства SISO-декодирования из Фиг.3. В частности, на Фиг.4A показан процесс вычисления α-метрики, а на Фиг.4Б показан процесс вычисления β-метрики. Со ссылкой на Фиг.4A и Фиг.4Б, следует обратить внимание на то, что процесс вычисления α-метрики отличается от процесса вычисления β-метрики. Вычисление α-метрики α_k осуществляют, исходя из (k-1)-той α-метрики, которая представляет собой предыдущее значение, а вычисление β-метрики β_k осуществляют, исходя из (k+1)-той β-метрики, которая представляет собой следующее значение. Для вычисления β-метрики этим способом обращение к принятому сигналу должно быть осуществлено в порядке, противоположном тому порядку, в котором был выполнен его прием, что приводит к наличию исходной задержки в течение всей продолжительности принимаемого сигнала.

На блок-схемах из Фиг.5A и Фиг.5Б показан пример порядка выполнения вычислений посредством обычного устройства SISO-декодирования из Фиг.3 в режиме кадра и в режиме окна. В частности, на Фиг.5A показан порядок вычисления метрики устройством 48-2 SISO-декодирования в режиме кадра, а на Фиг.5Б показан порядок вычисления метрики устройством 48-2 SISO-декодирования из Фиг.3 в режиме окна.

Со ссылкой на Фиг.5A, поскольку вычисление метрики и значения ЛОП, обозначенного как λ, осуществляют после того, как полностью вычислена β-метрика, то возникает исходная задержка, равная периоду кадра. Устройство SISO-декодирования, имеющее такую схему, действующую в режиме кадра, вычисляет значение ЛОП λ путем вычисления α-метрики после вычисления β-метрики. Следовательно, при вычислении β-метрики возникает задержка по времени. Для уменьшения такой исходной задержки была предложена схема, действующая в режиме "скользящего окна".

Со ссылкой на Фиг.5Б, в режиме окна устройство 48-2 SISO-декодирования для вычисления β-метрики разделяет принятый сигнал на участки заданной длины. В том случае, если вычисление β-метрики осуществлено путем разделения принятого сигнала на участки заданной длины, то первоначально вычисленные значения имеют неточные значения вероятности, а вычисление более точных значений осуществляют позже. В действительности, при вычислении ЛОП может быть использовано значение, вычисленное за тот период времени, в котором вычислено точное значение. Здесь для удобства вычислений длина периода времени, в котором осуществляют неточные вычисления, задана равной длине периода времени, в котором осуществляют достоверные вычисления. В то время как в одном окне вычисляют точные значения, в другом окне вычисляют неточные значения, обеспечивая тем самым чередование точных значений и неточных значений. Примером вычисления β-метрики с использованием двух окон является блок 230 вычисления бета-метрики, показанный на Фиг.3. Следовательно, устройство 48-2 SISO-декодирования в режиме окна вычисляет три значения, которыми являются α-метрика, β₁-метрика и β₂-метрика. Вычисление дельта-метрики должно быть осуществлено до вычисления этих трех метрик.

Со ссылкой на Фиг.3, устройства 211-213 вычисления дельта-метрики получают биты данных принятого сигнала, запомненные в ячейках памяти буферного запоминающего устройства 46-1, имеющих различные адреса, и вычисляют соответствующие дельта-метрики. То есть, как показано на Фиг.7, устройства 211-213 вычисления дельта-метрики осуществляют считывание сигналов из различных мест буферного запоминающего устройства 46-1 за время одного такта на рабочей частоте устройства турбодекодирования.

На блок-схеме из Фиг.6 показан пример последовательности обработки входных информационных битов и вывода метрики посредством устройства SISO-декодирования, изображенного на Фиг.3. Со ссылкой на Фиг.6, следует обратить внимание на то, что в устройства 211-213 вычисления дельта-метрики, входящие в состав устройства 48-2 SISO-декодирования, подают информационные биты принятого сигнала, запомненные в ячейках буферного запоминающего устройства 46-1, имеющих различные адреса. Горизонтальная линия обозначает ось времени, и можно заметить, что подачу различных информационных битов в устройства 211-213 вычисления дельта-метрики осуществляют по прошествии некоторого времени. Для обеспечения такого функционирования доступ к буферному запоминающему устройству 46-1 необходимо осуществлять в три раза быстрее, чем рабочая частота устройства турбодекодирования. То есть в качестве тактовой частоты для буферного запоминающего устройства 46-1 должна быть использована тактовая частота в три раза большая, чем тактовая частота устройства турбодекодирования.

На Фиг.7 показана временная диаграмма, на которой продемонстрирован пример синхронизации для операции доступа устройства SISO-декодирования из Фиг.3 к буферному запоминающему устройству. Со ссылкой на Фиг.7, устройство SISO-декодирования считывает информационные биты данные1 (data1), данные2 (data2) и данные3 (data3), запомненные в ячейках памяти буферного запоминающего устройства 46-1, имеющих различные адреса адрес1 (addr1), адрес2 (addr2) и адрес3 (addr3), и вычисляет дельта-метрику для α-метрики, дельта-метрику для β₁-метрики и дельта-метрику для β₂-метрики. Для этого операцию считывания из буферного запоминающего устройства 46-1 выполняют с частотой в три раза большей, чем тактовая частота устройства турбодекодирования.

Операцию доступа к буферному запоминающему устройству и операцию обработки данных, которые показаны на Фиг.6 и Фиг.7, выполняют с учетом того предположения, что размер W (или длина) окна W=4, который является намного меньшим, чем реально применяемая длина. При реальном использовании в высокоскоростном (или в высокопроизводительном) устройстве турбодекодирования размер окна устанавливают в интервале от 24 до 48 (W=24˜28), и в зависимости от обстоятельств может быть установлено еще большее его значение. Несмотря на то что изменяется размер W окна, структуру буфера не изменяют, а также не изменяют общий вид схемы последовательности обработки данных, но осуществляют ее увеличение пропорционально длине.

Со ссылкой на Фиг.6, буквы алфавита, записанные в каждом поле данных, подаваемых на вход из дельта-блока, отображают информационные биты, запомненные в ячейках памяти буферного запоминающего устройства 46-1, имеющих различные адреса, и представляют собой значение, используемое в устройстве 210 вычисления дельта-метрики. В том случае, когда вычисление β-метрики осуществляют перед вычислением α-метрики, два устройства 231 и 232 вычисления β-метрики работают поочередно (см. Фиг.6 со ссылкой на период T1 и период T2). Одновременно осуществляют вычисление α-метрики, начиная с того момента времени, когда вычислена достоверная β₁-метрика (см. период T2). После вычисления β-метрики в течение начального периода W осуществляют вывод неточных значений вероятности, но в течение следующего периода W осуществляют вывод значения метрики с достоверной вероятностью. В выходном сигнале α, в выходном сигнале β₁ и в выходном сигнале β₂ буквы алфавита в каждом поле означают порядок метрики. Поскольку поступающие с выхода устройств вычисления 212 и 213 дельта-метрики сигналы для β₁ и β₂ чередуются друг с другом, то β-метрики, вычисленные посредством устройств 231 и 232 вычисления бета-метрики, являются непрерывными. Окружностью, показанной на Фиг.6 пунктирной линией, обозначено то, что необходимые в текущий момент времени информационные биты представляют собой принятые сигналы, хранящиеся в различных местах или в различных ячейках памяти буферного запоминающего устройства 46-1, имеющих адреса d, n и f.

Между тем, если сделано предположение, что устройство SISO-декодирования, показанное на Фиг.3, используют в системе, выполненной согласно спецификации "эволюция 1х - данные и речь" (1x EV-DV), в которой необходимо обеспечивать высокую скорость передачи данных, то требуется устройство турбодекодирования, работающее на частоте, приблизительно, 30-60 МГц. Следовательно, рабочая частота буферного запоминающего устройства 46-1 должна быть задана в диапазоне от 90 до 180 МГц, что в три раза превышает рабочую частоту устройства турбодекодирования. Такая рабочая частота устройства турбодекодирования является нецелесообразной для оконечного устройства мобильной связи, для которого необходимо обеспечивать низкую потребляемую мощность.

Как описано выше, система, соответствующая спецификации "эволюция 1х - данные и речь" (1x EV-DV), представляет собой типичную систему мобильной связи третьего поколения, позволяет осуществлять высокоскоростную передачу пакетов данных. В такой системе связи для обеспечения высокой производительности требуется высокоскоростное устройство турбодекодирования. Для обеспечения высокоскоростного декодирования подачу информационных битов (или символов), запомненных в буферном запоминающем устройстве, соединенном с предыдущим каскадом устройства турбодекодирования, в устройство турбодекодирования необходимо осуществлять надлежащим способом. Устройство SISO-декодирования со схемой, работающей в режиме скользящего окна, может обеспечить сокращение исходной задержки по сравнению с устройством SISO-декодирования со схемой, работающей в режиме кадра. Следовательно, предпочтительным вариантом является использование в качестве устройство турбодекодирования устройства SISO-декодирования со схемой, работающей в режиме скользящего окна. Устройство SISO-декодирования со схемой, работающей в режиме скользящего окна, выполняет операцию декодирования после считывания из буферного запоминающего устройства информационных битов, соответствующих количеству окон. Например, если количество окон равно 2, устройство SISO-декодирования вычисляет метрику для декодирования после трехкратного считывания информационных битов из буферного запоминающего устройства. Такая операция не вызывает никаких проблем в том случае, когда устройство турбодекодирования работает с низкой скоростью, но она может вызывать проблемы в том случае, когда устройство турбодекодирования работает с высокой скоростью. Это обусловлено тем, что в том случае, когда буферное запоминающее устройство должно работать в три раза быстрее, чем устройство турбодекодирования, а рабочая частота устройства турбодекодирования является низкой, использование в оконечном устройстве мобильной связи буферного запоминающего устройства, работающего на частоте в три раза более высокой, чем рабочая частота, является целесообразным решением, но когда рабочая частота устройства турбодекодирования является высокой, то использование буферного запоминающего устройства, работающего на частоте, в три раза превышающей рабочую частоту, является весьма нецелесообразным решением для оконечного устройства мобильной связи. Например, устройство турбодекодирования для системы МДКР2000 или для системы УСМС, предназначенной для предоставления услуг высокоскоростной передачи данных, должно работать с высокой скоростью для реализации всех его возможностей. Кроме того, даже при увеличении рабочей частоты буферного запоминающего устройства происходит резкое увеличение мощности, потребляемой оконечным устройством мобильной связи. Сильное увеличение потребляемой мощности непригодно для оконечного устройства мобильной связи, конструкция которого должна обеспечивать низкое энергопотребление.

Сущность изобретения

Следовательно, задачей настоящего изобретения является создание устройства и способа турбодекодирования, предназначенного для использования в системе связи, предоставляющей услуги высокоскоростной передачи пакетов данных, например, в системе, соответствующей спецификации "эволюция 1х - данные и речь" (1x EV-DV).

Другой задачей настоящего изобретения является создание устройства и способа, обеспечивающего согласование рабочей частоты устройства турбодекодирования с рабочей частотой буферного запоминающего устройства, которое подает информационные биты в устройство турбодекодирования, имеющееся в оконечном устройстве мобильной связи, работающем с высокой скоростью передачи.

Еще одной задачей настоящего изобретения является создание устройства и способа, позволяющих снизить потребление мощности оконечным устройством мобильной связи за счет устранения необходимости увеличения рабочей частоты буферного запоминающего устройства, в котором запоминают принятые информационные биты для их декодирования в мобильном оконечном устройстве, работающем с высокой скоростью передачи.

Для решения вышеуказанных и иных задач в настоящем изобретении предложено высокоскоростное буферное запоминающее устройство, работающее на той же самой частоте, что и устройство турбодекодирования, и расположенное между буферным запоминающим устройством приемника и устройством турбодекодирования, и предложено устройство декодирования, осуществляющее считывание информационных битов, запомненных в буферном запоминающем устройстве приемника, через высокоскоростное буферное запоминающее устройство, задержку считанных информационных битов на время, необходимое для устройства турбодекодирования, и последующее использование информационных битов с задержкой в устройстве декодирования с гибким вводом и гибким выводом данных (SISO), имеющемся в устройстве турбодекодирования. Буферное запоминающее устройство приемника осуществляет вывод информационных битов на рабочей частоте (или на тактовой частоте) устройства турбодекодирования. Настоящее изобретение устраняет необходимость увеличения рабочей частоты буферного запоминающего устройства приемника даже в случае увеличения скорости передачи данных, которые должны быть подвергнуты обработке в устройстве турбодекодирования. Таким образом, настоящее изобретение позволяет снизить мощность, потребляемую электронной схемой для аппаратуры мобильной связи.

Согласно первому варианту осуществления настоящего изобретения устройство турбодекодирования в системе связи содержит буферное запоминающее устройство и устройство SISO-декодирования. Буферное запоминающее устройство состоит из однонаправленного сдвигового регистра и одного или нескольких двунаправленных сдвиговых регистров. Устройство SISO-декодирования состоит из блоков вычисления метрик с первого по четвертый и блока вычитания.

Однонаправленный сдвиговый регистр имеет входной вывод, служащий для ввода данных, и выходной вывод, служащий для вывода данных. Однонаправленный сдвиговый регистр формирует потоки битов первой длины путем последовательного приема и сдвига битов входных данных, поступающих через входной вывод, а затем осуществляет последовательный вывод сформированных потоков битов первой длины через выходной вывод.

Каждый из двунаправленных сдвиговых регистров имеет первый вывод и второй вывод, которые служат для ввода/вывода данных, а биты входных данных разделены на группы, каждая из которых состоит из битов и имеет вторую длину, которая равна 1/2 первой длины. Двунаправленный сдвиговый регистр формирует потоки битов второй длины путем последовательного приема и сдвига битов нечетных групп из разделенных групп, поступающих через первый вывод, а затем осуществляет последовательный вывод сформированных потоков битов через первый вывод; и формирует потоки битов второй длины путем последовательного приема и сдвига битов четных групп из разделенных групп, поступивших через второй вывод, а затем осуществляет последовательный вывод сформированных потоков битов через второй вывод.

В первый блок вычисления метрики поступают биты с выходов соответствующих сдвиговых регистров, и он вычисляет соответствующие дельта-метрики. Во второй блок вычисления метрики поступают дельта-метрики из первого блока вычисления метрики, соответствующего однонаправленному сдвиговому регистру, и он вычисляет альфа-метрику. В третий блок вычисления метрики поступают дельта-метрики из первого блока вычисления метрики, соответствующего двунаправленным сдвиговым регистрам, и он вычисляет бета-метрики. В четвертый блок вычисления метрики поступает альфа-метрика, а также в него поступает результат мультиплексирования бета-метрик, и он вычисляет значения ЛОП, соответствующие соответствующим сдвиговым регистрам. Блок вычитания вычитает выходной сигнал однонаправленного сдвигового регистра из соответствующих значений ЛОП и осуществляет вывод результата вычитания для перемежения/обращенного перемежения.

В предпочтительном варианте буферное запоминающее устройство дополнительно содержит логическое устройство управления, определяющее, являются ли биты входных данных из разделенных групп битами нечетных групп или же битами четных групп, и подающее в двунаправленные сдвиговые регистры сигналы выбора, обеспечивающие подачу битов входных данных на первый вывод или на второй вывод в соответствии с результатом определения.

В предпочтительном варианте буферное запоминающее устройство дополнительно содержит демультиплексор и мультиплексор, соответствующие каждому из двунаправленных сдвиговых регистров. Демультиплексор имеет входной вывод, на который поступают биты входных данных, а также первый выходной вывод и второй выходной вывод, соединенные, соответственно, с первым выводом и со вторым выводом, подает биты нечетных групп на первый вывод через первый выходной вывод в ответ на соответствующий сигнал выбора, поступивший из логического устройства управления, и подает биты четных групп на второй вывод через второй выходной вывод. Мультиплексор осуществляет мультиплексирование потоков битов, выведенных через первый вывод, и потоков битов, выведенных через второй вывод, в ответ на соответствующий сигнал выбора, поступивший из логического устройства управления, и осуществляет вывод мультиплексированных потоков битов в первый блок вычисления метрики.

В предпочтительном варианте сигналами выбора являются управляющие сигналы, обеспечивающие подачу битов входных данных в двунаправленные сдвиговые регистры в различные моменты времени.

В предпочтительном варианте последовательный вывод битов нечетных групп осуществляют через первый вывод и одновременно осуществляют последовательный прием и сдвиг битов четных групп через второй вывод.

В предпочтительном варианте количество двунаправленных сдвиговых регистров определяется количеством окон.

В предпочтительном варианте первая длина и вторая длина определяются размером окон и количеством окон.

В предпочтительном варианте вторая длина определяется произведением размера окон на количество окон.

В предпочтительном варианте прием битов входных данных осуществляют на тактовой частоте устройства турбодекодирования.

Согласно второму варианту осуществления настоящего изобретения, устройство турбодекодирования в системе связи содержит буферное запоминающее устройство и устройство SISO-декодирования. Буферное запоминающее устройство состоит из двунаправленных сдвиговых регистров первой ступени и двунаправленного сдвигового регистра второй ступени. Устройство SISO-декодирования состоит из блоков вычисления метрик с первого по четвертый и блока вычитания.

Каждый из двунаправленных сдвиговых регистров первой ступени имеет первый вывод и второй вывод, которые служат для ввода/вывода данных, а биты входных данных разделены на группы, каждая из которых состоит из битов и имеет заданную длину. Двунаправленные сдвиговые регистры первой ступени формируют потоки вышеупомянутой длины путем последовательного приема и сдвига битов нечетных групп из разделенных групп, поступающих через первый вывод, а затем осуществляют последовательный вывод сформированных потоков битов через первый вывод; и формируют потоки битов вышеупомянутой длины путем последовательного приема и сдвига битов четных групп из разделенных групп, поступивших через второй вывод, а затем осуществляют последовательный вывод сформированных потоков битов через второй вывод.

Двунаправленный сдвиговый регистр второй ступени имеет третий вывод и четвертый вывод, которые служат для ввода/вывода данных, и этот двунаправленный сдвиговый регистр второй ступени формирует потоки битов вышеупомянутой длины путем последовательного приема битов, последовательно выведенных через первый вывод, через третий вывод и их сдвига, а затем осуществляет последовательный вывод сформированных потоков битов через третий вывод; и формирует потоки битов вышеупомянутой длины путем последовательного приема битов, последовательно выведенных через второй вывод, через четвертый вывод и их сдвига, а затем осуществляет последовательный вывод сформированных потоков битов через четвертый вывод.

В первый блок вычисления метрики поступают биты с выходов соответствующих сдвиговых регистров, и он вычисляет соответствующие дельта-метрики. Во второй блок вычисления метрики поступают дельта-метрики из первого блока вычисления метрики, соответствующего однонаправленному сдвиговому регистру, и он вычисляет альфа-метрику. В третий блок вычисления метрики поступают дельта-метрики из первого блока вычисления метрики, соответствующего двунаправленным сдвиговым регистрам, и он вычисляет бета-метрики. В четвертый блок вычисления метрики поступает альфа-метрика, а также в него поступает результат мультиплексирования бета-метрик, и он вычисляет значения ЛОП, соответствующие соответствующим сдвиговым регистрам. Блок вычитания вычитает выходной сигнал однонаправленного сдвигового регистра из соответствующих значений ЛОП и осуществляет вывод результата вычитания для перемежения/обращенного перемежения.

В предпочтительном варианте буферное запоминающее устройство дополнительно содержит логическое устройство управления, определяющее, являются ли биты входных данных из разделенных групп битами нечетных групп или битами четных групп, и подающее в двунаправленные сдвиговые регистры первой ступени сигналы выбора, обеспечивающие подачу битов входных данных на первый вывод или на второй вывод в соответствии с результатом определения.

В предпочтительном варианте буферное запоминающее устройство дополнительно содержит демультиплексор и мультиплексор, соответствующие каждому из двунаправленных сдвиговых регистров первой ступени. Демультиплексор имеет входной вывод, служащий для приема битов входных данных, а также первый выходной вывод и второй выходной вывод, соединенные, соответственно, с первым выводом и со вторым выводом, подает биты нечетных групп на первый вывод через первый выходной вывод в ответ на соответствующий сигнал выбора, поступивший из логического устройства управления, и подает биты четных групп на второй вывод через второй выходной вывод. Мультиплексор осуществляет мультиплексирование потоков битов, выведенных через первый вывод, и потоков битов, выведенных через второй вывод, в ответ на соответствующий сигнал выбора, поступивший из логического устройства управления, и осуществляет вывод мультиплексированных потоков битов в первый блок вычисления метрики.

В предпочтительном варианте буферное запоминающее устройство дополнительно содержит мультиплексор, соответствующий двунаправленному сдвиговому регистру второй ступени, а вышеупомянутый мультиплексор осуществляет мультиплексирование битов, выведенных через третий вывод, и битов, выведенных через четвертый вывод, в ответ на соответствующий сигнал выбора, поступивший из логического устройства управления, и осуществляет вывод мультиплексированных битов в первый блок вычисления метрики.

В предпочтительном варианте сигналами выбора являются управляющие сигналы, обеспечивающие подачу битов входных данных в двунаправленные сдвиговые регистры в различные моменты времени.

В предпочтительном варианте последовательный вывод битов нечетных групп осуществляют через первый вывод и одновременно осуществляют последовательный прием и сдвиг битов четных групп через второй вывод.

В предпочтительном варианте количество двунаправленных сдвиговых регистров