Устройство для цикловой синхронизации

Устройство для цикловой синхронизации

Иллюстрации

Показать все

Реферат

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений.

Известно устройство для цикловой синхронизации по а. с. СССР 436393 класса G 11 С 19/00, опубл. 15.07.74, Бюл. №46, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, блок регистров сдвига, сумматор, решающий узел, причем основной выход опознавателя синхросигнала подключен к первому входу сумматора, выход которого соединен с сигнальным входом блока регистров сдвига, основной выход которого подключен ко второму входу сумматора. Кроме того, в известном устройстве основной выход блока регистров сдвига соединен также и с сигнальным входом решающего узла. При этом сумматор выполнен в виде n-разрядного реверсивного счетчика, который выполняет функцию счета откликов опознавателя синхросигнала на каждой из импульсных позиций циклов интервала наблюдения, а n регистров сдвига блока регистров сдвига осуществляют запоминание результатов счета в течение длительности цикла. В тактовых интервалах, задаваемых тактовыми импульсами с генератора тактовых импульсов, осуществляется списывание значений разрядов n-разрядного счетчика в первые ячейки соответствующих регистров сдвига и запись в этот же счетчик значений последних ячеек регистров сдвига. Если в тактовом интервале имеет место отклик опознавателя синхросигнала, то в n-разрядный счетчик добавляется единица и, таким образом, значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, увеличивается на единицу. Если же на позиции цикла нет отклика опознавателя, то число, записанное в параллельном двоичном коде в n-разрядный счетчик с последних ячеек регистров, уменьшается на единицу. По истечении цикла в ячейках регистров в параллельном двоичном коде оказываются записанными результаты счета откликов опознавателя на всех N импульсных позициях. На основе анализа этих результатов решающий узел определяет номер позиции, которой соответствует наибольшее двоичное число откликов опознавателя синхросигнала, и таким образом принимает решение о положении синхронизма. Выход решающего узла является выходом устройства. Недостатком известного устройства является низкая помехоустойчивость, определяемая высокой вероятностью ложного срабатывания (обнаружения ложного синхронизма). В режиме синхронизма при регулярном повторении на некоторой информационной позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы может произойти обнаружение ложного синхронизма, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла.

Известно устройство для цикловой синхронизации по а. с. СССР 1172052 класса Н 04 L 7/08, опубл. 07.08.85, Бюл. №29, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, блок выбора порога и счетчик циклов. Причем основной выход опознавателя синхросигнала соединен с первым входом сумматора, выход которого соединен с сигнальным входом блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига - к сигнальному входу решающего узла, состоящего из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого совместно подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения. Выход второго блока сравнения подключен к входу сброса счетчика сравнения. При этом входами управления и тактовыми входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Выход решающего узла подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига. Выход формирователя цикловых импульсов подключен к счетному входу счетчика циклов. Тактовый вход блока регистров сдвига объединен с тактовым входом опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а вход управления решающего узла соединен с выходом блока выбора порога. При этом сигнальный вход, тактовый вход опознавателя синхросигнала и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Кроме того, известное устройство содержит также элемент запрета и счетчик искаженных синхросигналов. При этом второй вход элемента запрета подключен к выходу опознавателя синхросигнала. Выход формирователя цикловых импульсов подключен к первому входу элемента запрета. Выход счетчика циклов соединен с входом управления блока выбора порога и входом управления счетчика искаженных синхросигналов. Выход элемента запрета подключен к счетному входу счетчика искаженных синхросигналов, выход которого соединен с адресным входом блока выбора порога. Выход счетчика сравнения соединен с входом сброса блока памяти и является выходом решающего узла. Недостатком известного устройства является низкая помехоустойчивость, определяемая высокой вероятностью обнаружения ложного синхронизма. В режиме синхронизма при регулярном повторении на некоторой информационной позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы может произойти установка формирователя цикловых импульсов в ложную фазу, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла.

Наиболее близким к предлагаемому является устройство для цикловой синхронизации по патенту РФ №2239953 класса Н 04 L 7/08, опубл. 26.11.2004, Бюл. №31, прототип, содержащий, как и предлагаемое устройство, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик искаженных синхроимпульсов, счетчик общего числа синхроимпульсов, первый элемент И, счетчик тактовых импульсов, триггер, блок выбора максимального веса отклика, блок выбора порога. При этом опознаватель синхросигнала содержит регистр сдвига, обнаружитель ошибок в синхрогруппе и формирователь веса отклика на синхросигнал. Решающий узел содержит первый блок сравнения, блок памяти, блок вычитания, второй блок сравнения, счетчик сравнения. Причем сигнальный вход устройства соединен с сигнальным входом опознавателя синхросигнала. Сигнальным входом опознавателя синхросигнала является информационный вход регистра сдвига, выход которого подключен к входу обнаружителя ошибок в синхрогруппе. Тактовый вход опознавателя синхросигнала соединен с тактовыми входами регистра сдвига и формирователя веса отклика на синхросигнал. Первый выход обнаружителя ошибок в синхрогруппе подключен к первому входу формирователя веса отклика на синхросигнал. Второй выход обнаружителя ошибок в синхрогруппе совместно подключен к входу данных счетчика искаженных синхроимпульсов и к третьему входу формирователя веса отклика на синхросигнал, ко второму входу которого подключен выход блока выбора максимального веса отклика. Выход формирователя веса отклика на синхросигнал соединен с первым входом сумматора, выход которого подключен к сигнальному входу блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход - к сигнальному входу решающего узла. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого совместно подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения, выход которого соединен с входом сброса счетчика сравнения. При этом входом управления и тактовым входом решающего узла являются соответственно первый вход первого блока сравнения и тактовый вход счетчика сравнения. Выход решающего узла подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига. Тактовый вход формирователя цикловых импульсов объединен с первым входом элемента И, тактовыми входами опознавателя синхросигнала, решающего узла, блока регистров сдвига, счетчика искаженных синхроимпульсов и счетчика тактовых импульсов. Вход управления решающего узла соединен с выходом блока выбора порога. Выход счетчика искаженных синхроимпульсов соединен с адресными входами блока выбора максимального веса отклика и блока выбора порога. Выход формирователя цикловых импульсов подключен к входу управления счетчика искаженных синхроимпульсов и входу установки триггера, а вход сброса триггера соединен с выходом счетчика тактовых импульсов. Выход триггера подключен ко входу сброса счетчика тактовых импульсов и второму входу первого элемента И, выход которого соединен с тактовым входом счетчика общего числа синхроимпульсов. Выход счетчика общего числа синхроимпульсов соединен с входом сброса счетчика искаженных синхроимпульсов и входами управления блока выбора максимального веса отклика и блока выбора порога. При этом сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Кроме того, в известном устройстве выход счетчика сравнения соединен с входом сброса блока памяти и является выходом решающего узла. Недостатком известного устройства является низкая помехоустойчивость, определяемая высокой вероятностью обнаружения ложного синхронизма. В режиме синхронизма при регулярном повторении на некоторой информационной позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы может произойти установка формирователя цикловых импульсов в ложную фазу, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла.

Особенностью передачи детерминированного циклового синхросигнала является периодичность его повторения на одних и тех же позициях цикла передачи группового сигнала. При этом опознаватель синхросигнала может распознать в принимаемом групповом сигнале не только истинные синхрогруппы, но и ложные, случайно сформированные на информационных позициях цикла. На выходе опознавателя синхросигнала формируются отклики в виде весовых коэффициентов (при допустимом числе искаженных синхросимволов) и нулей (при превышении допустимого числа искаженных синхросимволов). Требуемая достоверность принятия решения решающим узлом достигается за счет накопления откликов опознавателя синхросигнала в блоке регистров сдвига. В режиме синхронизма при определении решающим узлом позиции циклового синхросигнала производится сброс блока регистров сдвига и фазирование формирователя цикловых импульсов. При обнаружении истинного синхросигнала фаза начальной установки формирователя цикловых импульсов не изменится и устройство для цикловой синхронизации останется в состоянии синхронизма. При приеме синхрогруппы с количеством искаженных синхросимволов больше допустимого числа на выходе опознавателя синхросигнала формируется "нулевой" отклик и накопление синхроинформации в ячейках блока регистров сдвига, соответствующих истинным синхрогруппам, не осуществляется. Распознание опознавателем синхросигнала кодовых групп на информационных позициях цикла приводит к накоплению откликов в ячейках блока регистров сдвига, соответствующих ложным синхрогруппам. При этом при регулярном повторении на некоторой информационной позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы может произойти установка формирователя цикловых импульсов в ложную фазу, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла. Указанные факторы предъявляют повышенные требования к помехоустойчивости устройства для цикловой синхронизации.

Устройство для цикловой синхронизации содержит опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик искаженных синхроимпульсов, счетчик общего числа синхроимпульсов, первый элемент И, счетчик тактовых импульсов, триггер, блок выбора максимального веса отклика, блок выбора порога. При этом опознаватель синхросигнала содержит регистр сдвига, обнаружитель ошибок в синхрогруппе и формирователь веса отклика на синхросигнал. Решающий узел содержит первый блок сравнения, блок памяти, блок вычитания, второй блок сравнения, счетчик сравнения. Причем сигнальный вход устройства соединен с сигнальным входом опознавателя синхросигнала. Сигнальным входом опознавателя синхросигнала является информационный вход регистра сдвига, выход которого подключен к входу обнаружителя ошибок в синхрогруппе. Тактовый вход опознавателя синхросигнала соединен с тактовыми входами регистра сдвига и формирователя веса отклика на синхросигнал. Первый выход обнаружителя ошибок в синхрогруппе подключен к первому входу формирователя веса отклика на синхросигнал. При этом второй выход обнаружителя ошибок в синхрогруппе совместно подключен к входу данных счетчика искаженных синхроимпульсов и к третьему входу формирователя веса отклика на синхросигнал, ко второму входу которого подключен выход блока выбора максимального веса отклика. Выход формирователя веса отклика на синхросигнал соединен с первым входом сумматора, выход которого подключен к сигнальному входу блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход - к сигнальному входу решающего узла. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого совместно подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения, выход которого соединен с входом сброса счетчика сравнения. При этом входом управления и тактовым входом решающего узла являются соответственно первый вход первого блока сравнения и тактовый вход счетчика сравнения. Выход решающего узла подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига. Тактовый вход формирователя цикловых импульсов объединен с первым входом элемента И, тактовыми входами опознавателя синхросигнала, решающего узла, блока регистров сдвига, счетчика искаженных синхроимпульсов и счетчика тактовых импульсов. Вход управления решающего узла соединен с выходом блока выбора порога. Выход счетчика искаженных синхроимпульсов соединен с адресными входами блока выбора максимального веса отклика и блока выбора порога. Выход формирователя цикловых импульсов подключен к входу управления счетчика искаженных синхроимпульсов и входу установки триггера, а вход сброса триггера соединен с выходом счетчика тактовых импульсов. Выход триггера подключен ко входу сброса счетчика тактовых импульсов и второму входу первого элемента И, выход которого соединен с тактовым входом счетчика общего числа синхроимпульсов. Выход счетчика общего числа синхроимпульсов соединен с входом сброса счетчика искаженных синхроимпульсов и входами управления блока выбора максимального веса отклика и блока выбора порога. При этом сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства.

Технический результат при осуществлении изобретения - повышение помехоустойчивости устройства для цикловой синхронизации достигается введением второго блока выбора порога, третьего блока сравнения, блока выбора коэффициента счета и счетчика циклов. Кроме того, в решающий узел вводится второй элемент И, третий элемент И, а также элемент ИЛИ. При этом выход счетчика искаженных синхроимпульсов совместно подключен также к адресным входам второго блока выбора порога и блока выбора коэффициента счета. Кроме того, выход счетчика общего числа синхроимпульсов совместно подключен также к входам управления второго блока выбора порога и блока выбора коэффициента счета. Выход второго блока выбора порога подключен ко второму входу данных третьего блока сравнения, к первому входу данных которого подключен выход сумматора. Выход третьего блока сравнения подключен к первому дополнительному входу управления решающего узла. Выход решающего узла совместно подключен также к входам сброса третьего блока сравнения и счетчика циклов, к входу данных которого подключен выход блока выбора коэффициента счета. При этом выход формирователя цикловых импульсов совместно подключен также к счетному входу счетчика циклов и ко второму дополнительному входу управления решающего узла. Выход счетчика циклов подключен к входу управления третьего блока сравнения. Кроме того, выход счетчика сравнения совместно подключен ко второму входу второго элемента И, а также к первому входу третьего элемента И. Выход второго элемента И, а также третьего элемента И подключены соответственно к первому и второму входам элемента ИЛИ, выход которого подключен к входу сброса блока памяти и является выходом решающего узла. При этом первым и вторым дополнительными входами управления решающего узла являются соответственно первый вход второго элемента И, а также второй вход третьего элемента И.

Благодаря введению второго блока выбора порога, третьего блока сравнения, блока выбора коэффициента счета, счетчика циклов, а кроме того, введению в решающий узел второго элемента И, третьего элемента И, а также элемента ИЛИ повышается помехоустойчивость устройства для цикловой синхронизации в режиме синхронизма, т.к. при регулярном повторении на некоторой информационной позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы фаза формирователя цикловых импульсов не изменяется, т.е. не происходит ложного сбоя синхронизма. Изменение фазы формирователя цикловых импульсов возможно только в случае определения сбоя синхронизма с помощью второго блока выбора порога, третьего блока сравнения, блока выбора коэффициента счета и счетчика циклов. Сбой синхронизма определяется, если сумма накопления откликов опознавателя синхросигнала на позиции истинного синхросигнала за k циклов (где k - количество циклов испытания по выходу устройства из синхронизма) будет ниже пороговой величины накопления откликов q. Кроме того, количество циклов испытания k по выходу устройства из синхронизма и пороговая величина накопления q адаптивно изменяются в зависимости от вероятности ошибочного приема синхросимволов, что обеспечивает в каждом конкретном случае (при определенном значении вероятности ошибочного приема синхросимволов) минимальное время определения выхода устройства из синхронизма (сбоя синхронизма), при котором обеспечивается требуемая помехоустойчивость. При этом блоками определения величин k и q (в зависимости от вероятности ошибочного приема синхросимволов) являются соответственно второй блок выбора порога и блок выбора коэффициента счета. Подсчет циклов k (в течение которых осуществляется испытание по выходу устройства из синхронизма) осуществляется с помощью счетчика циклов. Принятие решения о выходе устройства из синхронизма осуществляется с помощью третьего блока сравнения. С помощью второго элемента И, третьего элемента И, а также элемента ИЛИ осуществляется формирование сигнала синхронизации на выходе решающего узла при потере синхронизма (при одновременном поступлении сигнала обнаружения сбоя синхронизма с выхода третьего блока сравнения и сигнала обнаружения синхросигнала с выхода счетчика сравнения соответственно на первый и второй входы второго элемента И). С помощью третьего элемента И, а также элемента ИЛИ осуществляется формирование сигнала синхронизации на выходе решающего узла в режиме синхронизма (при одновременном поступлении сигнала обнаружения синхросигнала с выхода счетчика сравнения и сигнала цикловой синхронизации с выхода устройства соответственно на первый и второй входы второго элемента И).

Проведенный заявителем анализ уровня техники, включающий поиск по патентным и научно-техническим источникам информации, и выявление источников, содержащих сведения об аналогах заявленного изобретения, позволили установить, что заявитель не обнаружил аналог, характеризующийся признаками, тождественными всем существенным признакам заявленного изобретения. Выбор из перечня выявленных аналогов прототипа, как наиболее близкого по совокупности существенных признаков аналога, позволило выявить совокупность существенных по отношению к усматриваемому заявителем техническому результату отличительных признаков в заявленном устройстве, изложенных в формуле изобретения. Следовательно, заявленное изобретение соответствует критерию "новизна".

Для проверки соответствия заявленного изобретение критерию "изобретательский уровень" заявитель провел дополнительный поиск известных решений, чтобы выявить признаки, совпадающие с отличительными от прототипа признаками заявленного устройства. Результаты поиска показали, что заявленное изобретение не вытекает для специалиста явным образом из известного уровня техники, определенного заявителем. Не выявлено влияние преобразований, предусматриваемых существенными признаками заявленного изобретения, на достижение технического результата. В частности, заявленным изобретением не предусматриваются следующие преобразования: дополнение известного средства какой-либо известной частью, присоединяемой к нему по известным правилам, для достижения технического результата, в отношении которого установлено влияние именно таких дополнений; замену какой-либо части известного средства другой известной частью для достижения технического результата, в отношении которого установлено влияние именно такой замены; исключение какой-либо части средства с одновременным исключением обусловленной ее наличием функции и достижением при этом обычного для такого исключения результата; увеличение однотипных элементов для усиления технического результата, обусловленного наличием в средстве именно таких элементов; выполнение известного средства или его части из известного материала для достижения технического результата, обусловленного известными свойствами материала; создание средства, состоящего из известных частей, выбор которых и связь между которыми осуществлены на основании известных правил, рекомендаций, и достигаемый при этом технический результат обусловлен только известными свойствами частей этого объекта и связей между ними; изменение количественных признаков или взаимосвязи признаков, если известен факт влияния каждого из них на технический результат, и новые значения признаков или их взаимосвязь могли быть получены из известных зависимостей. Следовательно, заявленное изобретение соответствует критерию "изобретательский уровень".

Изобретение поясняется графическими материалами, на которых изображено: На фиг.1 - структурная схема устройства для цикловой синхронизации, на фиг.2 - функциональная схема обнаружителя ошибок в синхрогруппе, на фиг.3 - функциональная схема счетчика 6 циклов, на фиг.4 - функциональная схема блока 7 сравнения.

Сведения, подтверждающие возможность осуществления изобретения с получением вышеуказанного технического результата, заключаются в следующем.

Устройство для цикловой синхронизации содержит опознаватель 1 синхросигнала, сумматор 2, блок 3 регистров сдвига, решающий узел 4, формирователь 5 цикловых импульсов, счетчик 6 циклов, блок 7 сравнения, счетчик 8 искаженных синхроимпульсов, счетчик 9 общего числа синхроимпульсов, элемент 10 И, счетчик 11 тактовых импульсов, триггер 12, блок 13 выбора максимального веса отклика, блок 14 выбора порога, блок 15 выбора порога, блок 16 выбора коэффициента счета, вход 17 сигнальный, вход 18 тактовый и выход 19 устройства. Опознаватель 1 синхросигнала содержит регистр 20 сдвига, обнаружитель 21 ошибок в синхрогруппе, формирователь 22 веса отклика на синхросигнал. Решающий узел 4 содержит блок 23 сравнения, блок 24 памяти, блок 25 вычитания, блок 26 сравнения, счетчик 27 сравнения, элемент 28 И, элемент 29 И, элемент 30 ИЛИ. При этом вход 17 сигнальный соединен с сигнальным входом опознавателя 1 синхросигнала. Сигнальным входом опознавателя 1 синхросигнала является информационный вход регистра 20 сдвига, выход которого подключен к входу обнаружителя 21 ошибок в синхрогруппе. Тактовый вход опознавателя 1 синхросигнала соединен с тактовыми входами регистра 20 сдвига и формирователя 22 веса отклика на синхросигнал. Первый выход обнаружителя 21 ошибок в синхрогруппах подключен к первому входу формирователя 22 веса отклика на синхросигнал. Второй выход обнаружителя 21 ошибок в синхрогруппе совместно подключен к входу данных счетчика 8 искаженных синхроимпульсов и к третьему входу формирователя 22 веса отклика на синхросигнал, ко второму входу которого подключен выход блока 13 выбора максимального веса отклика. Выход формирователя 22 веса отклика на синхросигнал соединен с первым входом сумматора 2, выход которого подключен совместно к сигнальному входу блока 3 регистров сдвига и первому входу данных блока 7 сравнения. Основной выход блока 3 регистров сдвига подключен ко второму входу сумматора 2, а дополнительный выход - к сигнальному входу решающего узла 4. При этом выход блока 23 сравнения подключен к входу управления блока 24 памяти, выход которого подключен ко второму входу блока 23 сравнения и первому входу блока 25 вычитания. Второй вход блока 25 вычитания объединен с входом данных блока 24 памяти, первым входом блока 23 сравнения и является сигнальным входом решающего узла 4. Выход блока вычитания 25 подключен ко второму входу блока 26 сравнения, выход которого соединен с входом сброса счетчика 27 сравнения. Выход счетчика 27 сравнения совместно подключен ко второму входу элемента 28 И, а также к первому входу элемента 29 И. Выход элемента 28 И, а также элемента 29 И подключены соответственно к первому и второму входам элемента 30 ИЛИ, выход которого подключен к входу сброса блока памяти и является выходом решающего узла. При этом входом управления, тактовым входом, а также первым и вторым дополнительными входами управления решающего узла 4 являются соответственно первый вход блока 26 сравнения, тактовый вход счетчика 27 сравнения, первый вход элемента 28 И, второй вход элемента 29 И. Выход решающего узла подключен к входам сброса блока 3 регистра сдвига, формирователя 5 цикловых импульсов, счетчика 6 циклов и блока 7 сравнения. Тактовый вход формирователя 5 цикловых импульсов объединен с первым входом элемента 10 И, тактовым входом опознавателя 1 синхросигнала, решающего узла 4, блока 3 регистров сдвига, счетчика 8 искаженных синхроимпульсов и счетчика 11 тактовых импульсов. Вход управления, первый и второй дополнительные входы управления решающего узла 4 соединены соответственно с выходом блока 14 выбора порога, выходом блока 7 сравнения и с выходом устройства. Выход счетчика 8 искаженных синхроимпульсов совместно соединен с адресными входами блока 13 выбора максимального веса отклика, блока 14 выбора порога, блока 15 выбора порога и блока 16 выбора коэффициента счета. Выход счетчика 9 общего числа синхроимпульсов совместно соединен с входом сброса счетчика 8 искаженных синхроимпульсов и входами управления блока 13 выбора максимального веса отклика, блока 14 выбора порога, блока 15 выбора порога и блока 16 выбора коэффициента счета. Выход формирователя 5 цикловых импульсов совместно подключен к входу управления счетчика 8 искаженных синхроимпульсов, входу управления триггера 12 и к счетному входу счетчика 6 циклов. Вход сброса триггера 12 соединен с выходом счетчика 11 тактовых импульсов. Выход триггера 12 совместно подключен к входу сброса счетчика 11 тактовых импульсов и второму входу элемента 10, выход которого соединен с тактовым входом счетчика 9 общего числа синхроимпульсов. Выход блока 15 выбора порога соединен со вторым входом блока 7 сравнения. Выход блока 16 выбора коэффициента счета соединен с входом данных счетчика 6 циклов, выход которого соединен с входом управления блока 7 сравнения. При этом сигнальный вход опознавателя 1, тактовый вход формирователя 5 цикловых импульсов и выход формирователя 5 цикловых импульсов является соответственно сигнальным входом 17, тактовым входом 18 и выходом 19 устройства.

Устройство для цикловой синхронизации работает следующим образом. На сигнальный вход опознавателя 1 синхросигнала поступает групповой цифровой сигнал, содержащий детерминированные группы синхросигнала, повторяющиеся с частотой следования циклов. На информационных позициях группового сигнала кодовые группы информационных символов, идентичные синхрогруппе, формируются случайно. В течение каждого тактового интервала в регистр 20 сдвига записывается один символ принимаемого сигнала, причем с приходом очередного символа предыдущий продвигается в следующую ячейку регистра сдвига. Таким образом, за m тактовых интервалов (где m - число символов в синхрогруппе) в регистр записывается m символьная кодовая комбинация. При этом в течение каждого тактового интервала производится сравнение структуры каждой принимаемой последовательности из m символов с "копией" синхрогруппы, записанной в обнаружителе 21 ошибок в синхрогруппе, а результат сравнения преобразуется в s - разрядное двоичное число m_ош (где m_ош - число ошибок в синхрогруппе, s=[log₂ m]+1, здесь [ ] - целая часть числа), поступающее на формирователь 22 веса отклика на синхросигнал.

На фиг.2 для примера представлена функциональная схема обнаружителя ошибок в синхрогруппе, имеющей структуру 1101. Обнаружитель ошибок в синхрогруппе состоит из дешифратора синхрогруппы (элемент DD1.1), кодера (элементы DD2-DD5) и вычитающего устройства (элементы DD6 и DD1.3-DD1.5). На вход дешифратора с выхода регистра 20 сдвига в параллельном коде подается групповой сигнал. При этом с приходом каждого тактового импульса на тактовый вход регистра сдвига групповой сигнал сдвигается на один такт влево. Дешифратор настроен на распознание синхрогруппы с кодом 1101. Кодер предназначен для формирования двоичного кода числа безошибочно обнаруженных синхросимволов в синхрогруппе. Вычитающее устройство осуществляет операцию вычитания от числа символов в синхрогруппе m (для рассматриваемого случая m=4) числа безошибочно обнаруженных синхросимволов в синхрогруппе. При этом на выходе вычитающего устройства, являющемся выходом обнаружителя 21 ошибок в синхрогруппах, формируется двоичное число ошибочно принятых синхросимволов в синхрогруппе. Обнаружитель 21 ошибок в синхрогруппах может быть реализован, например, на микросхемах: DD1 - на К555ЛН1; DD2 - на К155ИДЗ; DD3 - на К555ЛА6; DD4 - на К555ЛА2; DD5 - на К555ЛЛ1; DD6 - на К555ИМ6.

В формирователе 22 веса отклика на синхросигнал в зависимости от величины безошибочно обнаруженных синхросимволов в синхрогруппе формируется отклик w (в виде двоичного числа). Формирователь 22 веса отклика на синхросигнал состоит из сравнивающего устройства и запоминающего устройства. Сравнивающее устройство предназначено для сравнения величины максимального веса отклика на синхросигнал u (u может изменятся от 1 до m) с величиной ошибочно принятых синхросимволов m_ош. Если u>m_ош, то сравнивающее устройство формирует управляющий сигнал, разрешающий записать в запоминающее устройство число безошибочно обнаруженных синхросимволов m_неиск. Если u ≤m_ош, то сравнивающее устройство формирует управляющий сигнал, сбрасывающий запоминающее устройство в нуль. Таким образом, при поступлении на вход опознавателя 1 синхросигнала комбинации с кодом сихрогруппы на выходе запоминающего устройства, являющегося выходом формирователя 22 веса отклика на синхросигнал, формируется весовой коэффициент w. При этом величина весового коэффициента изменяется в зависимости от числа ошибок в синхрогруппе:

Формирователь 22 веса отклика на синхросигнал может быть реализован, например, как описано в описании изобретения к патенту РФ №2239953 класса Н 04 L 7/08, опубл. 26.11.2004, Бюл. №31, фиг.3.

С выхода формирователя 22 веса отклика на синхросигнал отклик w поступает на первый вход сумматора 2. Сумматор 2 представляет собой параллельный комбинационный сумматор, у которого s-разрядный вход первого слагаемого (младшие разряды n разрядного входа) и n разрядных входов второго слагаемого являются соответственно первым и вторым входом сумматора, при этом другие (n-s) разрядные входы первого слагаемого подключены к источнику "нулевого" уровня.

Блок 3 регистров сдвига включает в себя n N-разрядных (n=[log₂ N·u]+1, N - число позиций в одном цикле) регистров сдвига. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига являются соответственно тактовым входом и входом сброса блока 3 регистров сдвига, а сигнальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, основным выходом и дополнительным выходом бока 3 регистров сдвига. Таким образом, отклик опознавателя 1 синхросигнала, имеющий место в i-м тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с основного выхода блока 3 регистров сдвига. Новый результат счета откликов, больший на w прежнего, записывается в виде n-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига. При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает результат счета откликов - на (i+1)-м тактовом интервале. Если отклик опознавателя синхросигнала на (i+1)-м тактовом интервале отсутствует, то прежний результат счета откликов на (i+1)-й позиции цикла переписывается в первые ячейки блока 3 регистров сдвига, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т.д. Блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла.

При этом величина n определяет емкость памяти результатов счета. Одновременно результаты счета откликов на каждой из позиций цикла с дополнительного выхода блока 3 регистров сдвига последовательно поступают на сигнальный вход решающего узла 4. В решающем узле 4, например в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременно подается на первый вход блока 23 сравнения, вход данных блока 24 памяти и второй вход блока 25 вычитания. В блоке 23 сравнения входное число сравнивается с двоичным числом, хранящимся в блоке 24 памяти, и если оно превышает число блока 24 памяти, то на выходе блока 23 сравнения формируется импульс, который, поступая на вход управления блока 24 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах блока 23 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 24 памяти, то содержимое последнего не изменяется. Таким образом, в блок 24 памяти переписывается наибольший т