Устройство для цикловой синхронизации

Устройство для цикловой синхронизации

Иллюстрации

Показать все

Реферат

Изобретение относится к технике цифровой связи, а именно к устройствам для цикловой синхронизации цифровых систем передачи информации с временным уплотнением.

Известные устройства для цикловой синхронизации осуществляют синхронизацию по синхрокомбинации, передаваемой на определенных позициях цикла цифровой передачи.

Однако существуют цифровые передачи, в которых для контроля качества и исправности тракта приема-передачи организуется цикл, который содержит часть бит одной из стандартных цифровых передач, к которым добавляются n проверочных бит, на которых передаются сигналы, дополняющие сумму сигналов стандартной цифровой передачи до четности, где n - число, зависящее от вида модуляции. Например, для вида модуляции ФМ-4, при которой одному тактовому сигналу соответствует два информационных, число n равно двум.

Известно устройство для цикловой синхронизации [1], содержащее оперативное запоминающее устройство, устройство настройки и диагностики, устройство хранения критериев входа в синхронизм, устройство хранения критериев выхода из синхронизма, дешифратор синхрокомбинации, фазирующее устройство, генераторное оборудование, входы и выходы устройства, соединенные определенным образом.

Недостатки данного устройства следующие:

- невозможность осуществить цикловую синхронизацию (при отсутствии позиций синхрокомбинации) путем проверки сигналов, передаваемых в цикл на четность;

- невозможность синхронизации цифровых передач с видами фазовой модуляции ФМ-4, ФМ-8 и различными видами квадратурно-амплитудной модуляции.

Наиболее близким по технической сущности к заявленному изобретению является выбранное в качестве прототипа устройство для цикловой синхронизации [2], содержащее дешифратор синхрокомбинации, устройство настройки и диагностики, генераторное оборудование, фазирующее устройство, К запоминающих устройств, перестроитель сигналов, счетчик, дешифратор, входы и выходы устройства, соединенные определенным образом.

Указанное устройство позволяет осуществлять цикловую синхронизацию большого класса цифровых передач по синхрокомбинациям, передаваемым в каждом цикле.

Недостатком данного устройства является невозможность осуществлять цикловую синхронизацию цифровых передач, в которых отсутствует синхрокомбинация, а для контроля качества и исправности тракта приема-передачи организуется цикл, который содержит часть бит цифровой передачи, к которым добавляются n проверочных бит, на которых передаются сигналы, дополняющие сумму сигналов цифровой передачи до четности.

Технической задачей изобретения является расширение функциональных возможностей за счет обеспечения одним устройством цикловой синхронизации различных цифровых передач, в которых отсутствует синхрокомбинация, а на позициях в конце цикла передаются сигналы, дополняющие сумму сигналов соответствующей цифровой передачи до четности.

Указанная задача достигается тем, что в устройство для цикловой синхронизации, содержащее оперативное запоминающее устройство (ОЗУ), устройство настройки и диагностики (УНД), генераторное оборудование (ГО), фазирующее устройство (ФУ), причем тактовый вход устройства для цикловой синхронизации соединен с соответствующим входом ГО, адресные выходы которого соединены с соответствующими входами ОЗУ и являются адресными выходами устройства для цикловой синхронизации, выход чтения, выход записи и выход выбора устройства настройки и диагностики соединены с соответствующими входами ОЗУ, вход/выход конца цикла которого соединен с соответствующим входом ГО, входом/выходом УНД и является выходом конца цикла устройства для цикловой синхронизации, выходы тактов настройки и установки в ноль УНД соединены с соответствующими входами ГО, выход нулевого состояния ФУ соединен с соответствующим входом ГО, а выход наличия синхронизации ФУ является соответствующим выходом устройства для цикловой синхронизации, информационные входы/выходы, входы выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настройки ОЗУ или регистра УНД являются соответствующими входами устройства для цикловой синхронизации, вход выбора режима ГО соединен с соответствующим входом устройства для цикловой синхронизации, согласно изобретению введен определитель цикловой четности (ОЦЧ), вход конца цикла которого соединен с соответствующим выходом ОЗУ, управляющие входы - с соответствующими выходами УНД, тактовый и информационные входы - с соответствующими входами устройства для цикловой синхронизации, выход результата определения четности - с соответствующим входом ФУ, выход временного распределителя ОЦЧ соединен с соответствующими входами ФУ и ГО.

ОЦЧ содержит с первого по десятый триггеры, группу элементов И, сумматор по модулю два, элемент И-НЕ, первый и второй элементы И, элемент ИЛИ, первый и второй инверторы, при этом вход конца цикла ОЦЧ соединен с разрешающим входом седьмого триггера, с первым входом элемента И-НЕ и информационным входом первого триггера, своим выходом соединенного с информационным входом второго триггера, выход которого соединен с информационным входом третьего триггера и тактовым входом девятого триггера, своим выходом соединенного с входом второго инвертора, выход которого соединен с информационным входом десятого триггера, выход десятого триггера является выходом результата определения четности ОЦЧ, выход третьего триггера соединен с информационным входом четвертого триггера и вторым входом элемента ИЛИ, первый вход которого соединен с выходом шестого триггера, а выход - с тактовым входом десятого триггера, выход четвертого триггера соединен с информационным входом пятого триггера, с входом установки в ноль девятого триггера и вторым входом второго элемента И, выход которого является выходом временного распределителя ОЦЧ, информационные входы И₁,..., И_n и управляющие входы 1,...,n ОЦЧ соединены соответственно с первыми и вторыми входами группы элементов И, выходы которых и выход восьмого триггера соединены с соответствующими входами сумматора по модулю два, выход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом восьмого триггера, выход седьмого триггера соединен с первым входом второго элемента И, входом первого инвертора и вторым входом элемента И-НЕ, выход которого соединен с первым входом первого элемента И, выход первого инвертора соединен с информационным входом седьмого триггера, выход пятого триггера соединен с информационным входом шестого триггера, тактовый вход которого, а также тактовые входы первого, второго, третьего, четвертого, пятого, седьмого и восьмого триггеров являются тактовым входом ОЦЧ, выход восьмого триггера соединен с информационным входом девятого триггера.

Новизна технического решения заключается в применении в заявленном устройстве определителя цикловой четности.

Таким образом, изобретение соответствует критерию "новизна".

Анализ известных технических решений в исследуемой и смежных областях позволяет сделать вывод о том, что введенные функциональные узлы известны. Однако введение их в устройство для цикловой синхронизации с указанными связями придает этому устройству новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют расширить его функциональные возможности, обеспечивая одним устройством синхронизацию различных цифровых передач информации, в которых отсутствует синхрокомбинация, а на позициях в конце цикла передаются сигналы, дополняющие сумму сигналов соответствующей цифровой передачи до четности.

Таким образом, изобретение соответствует критерию "изобретательский уровень", т.к. оно для специалиста явным образом не следует из уровня техники.

Изобретение может быть использовано в цифровых системах передачи с временным уплотнением цифровых потоков.

Таким образом, изобретение соответствует критерию "промышленная применимость".

На фиг.1 представлена структурная электрическая схема устройства для цикловой синхронизации, на фиг.2 - принципиальная электрическая схема определителя цикловой четности, на фиг.3 - принципиальная электрическая схема устройства настройки и диагностики.

Устройство для цикловой синхронизации (фиг.1) содержит оперативное запоминающее устройство (ОЗУ) 1, устройство настройки и диагностики (УНД) 2, фазирующее устройство (ФУ) 3, генераторное оборудование (ГО) 4, определитель цикловой четности (ОЦЧ) 5, причем тактовый вход (вход Т) устройства для цикловой синхронизации (ЦС) соединен с соответствующим входом ГО 4, адресные выходы (выходы 0,...,N) которого соединены с соответствующими входами ОЗУ 1 и являются адресными выходами устройства для ЦС, выход чтения (выход ОЕ), выход записи (выход WE) и выход выбора (выход СЕ) УНД 2 соединены с соответствующими входами ОЗУ 1, вход/выход конца цикла (вход/выход КЦ) которого соединен с соответствующим входом ГО 4, входом/выходом УНД 2 и является выходом конца цикла устройства для ЦС, выходы тактов настройки (выход ТН) и установки в ноль (выход RES) УНД 2 соединены с соответствующими входами ГО 4, выход нулевого состояния (выход DS "0") ФУ 3 соединен с соответствующим входом ГО 4, а выход наличия синхронизации (выход Ф) ФУ 3 является соответствующим выходом устройства для ЦС, информационные входы/выходы (входы/выходы 1,...,N), входы выбора режима (вход РЕЖ), нового адреса (вход НА), установки в ноль (вход RES), записи (вход WE), чтения (вход ОЕ), выбора настройки ОЗУ или регистра (вход ОЗУ/RG) УНД 2 являются соответствующими входами устройства для ЦС, вход выбора режима (вход РЕЖ) ГО 4 соединен с соответствующим входом устройства для ЦС, вход конца цикла (вход КЦ) ОЦЧ 5 соединен с соответствующим выходом ОЗУ 1, управляющие входы (входы 1,...,n) - с соответствующими выходами УНД 2, тактовый (вход Т) и информационные входы (входы И₁,...,И_n) - с соответствующими входами устройства для ЦС, выход результата определения четности (выход Ч) - с соответствующим входом ФУ 3, выход временного распределителя (выход ВР) ОЦЧ 5 соединен с соответствующими входами ФУ 3 и ГО 4.

ОЦЧ (фиг.2) содержит с первого по десятый триггеры 6,...,15, группу элементов И 16, сумматор по модулю два 17, элемент И-НЕ 18, первый и второй элементы И 19, 20, элемент ИЛИ 21, первый и второй инверторы 22, 23, при этом вход конца цикла (вход КЦ) ОЦЧ соединен с разрешающим входом (вход ЕС) седьмого триггера 12, с первым входом элемента И-НЕ 18 и информационным входом (вход D) первого триггера 6, своим выходом соединенного с информационным входом второго триггера 7, выход которого соединен с информационным входом третьего триггера 8 и тактовым входом (вход К) девятого триггера 14, своим выходом соединенного с входом второго инвертора 23, выход которого соединен с информационным входом десятого триггера 15, выход десятого триггера 15 является выходом результата определения четности (выход Ч) ОЦЧ, выход третьего триггера 8 соединен с информационным входом четвертого триггера 9 и вторым входом элемента ИЛИ 21, первый вход которого соединен с выходом шестого триггера 11, а выход - с тактовым входом десятого триггера 15, выход четвертого триггера 9 соединен с информационным входом пятого триггера 10, с входом установки в ноль (вход R) девятого триггера 14 и вторым входом второго элемента И 20, выход которого является выходом временного распределителя (выход ВР) ОЦЧ, информационные входы И₁,...,И_n и управляющие входы 1,...,n ОЦЧ соединены соответственно с первыми и вторыми входами группы элементов И 16, выходы которых и выход восьмого триггера 13 соединены с соответствующими входами сумматора по модулю два 17, выход которого соединен с вторым входом первого элемента И 19, выход которого соединен с информационным входом восьмого триггера 13, выход седьмого триггера 12 соединен с первым входом второго элемента И 20, входом первого инвертора 22 и вторым входом элемента И-НЕ 18, выход которого соединен с первым входом первого элемента И 19, выход первого инвертора 22 соединен с информационным входом седьмого триггера 12, выход пятого триггера 10 соединен с информационным входом шестого триггера 11, тактовый вход которого, а также тактовые входы первого 6, второго 7, третьего 8, четвертого 9, пятого 10, седьмого 12 и восьмого 13 триггеров являются тактовым входом (вход Т) ОЦЧ, выход восьмого триггера 13 соединен с информационным входом девятого триггера 14.

УНД (фиг.3) содержит инверторы 24,...,31, элементы И 32,...,42, элементы ИЛИ 43, 44, запоминающее устройство 45, управляемые вентили 46-1,...,46-N, 47, 48, неуправляемые вентили 49-1,...,49-N, 50, причем вход РЕЖ УНД соединен с вторыми входами элементов ИЛИ 43, 44 и входом инвертора 24, выход которого соединен с вторыми входами элементов И 32,...,37, 41, причем первый вход элемента ИЛИ 43 соединен с выходом элемента И 35, а выходом - с первыми входами элементов И 39, 40, 41, с входом инвертора 29, с входом инвертора 28, выход которого является выходом чтения (выход ОЕ) УНД, вход НА УНД соединен с первым входом элемента И 32, выход которого является выходом тактов настройки (выход ТН) УНД, вход установки в ноль (вход RES) УНД соединен с первым входом элемента И 33, выход которого является выходом установки в ноль (выход RES) УНД, вход WE УНД соединен с первым входом элемента И 34, выход которого соединен с входом инвертора 27, а также соединен с первым входом элемента И 38, выход которого соединен с тактовыми входами (входы К) триггеров запоминающего устройства 45, выход инвертора 27 является выходом записи (выход WE) УНД, вход ОЕ УНД соединен с первым входом элемента И 35, вход ОЗУ/RG УНД соединен с входом инвертора 25 и первым входом элемента И 37, выход которого соединен со вторыми входами элементов И 40, 42 и первым входом элемента ИЛИ 44, первый вход элемента И 42 соединен с выходом инвертора 29, а выход - с управляющим входом управляемого вентиля 47, выход инвертора 25 соединен с первым входом элемента И 36, выход которого соединен со вторыми входами элементов И 38, 39 и входами разрешения (входы ЕС) триггеров запоминающего устройства 45, выходы управляемых вентилей которого соединены с соответствующими входами управляемых вентилей 46-1,...,46-N, управляющие входы которых объединены между собой и соединены с выходом элемента И 41, выход элемента ИЛИ 44 соединен с входом инвертора 26, выход которого является выходом выбора (выход СЕ) УНД, выход элемента И 39 соединен с входом инвертора 31, своим выходом соединенного с управляющими входами управляемых вентилей запоминающего устройства 45, выход элемента И 40 соединен с входом инвертора 30, выход которого соединен с управляющим входом управляемого вентиля 48, выход которого соединен с входом управляемого вентиля 46-1, выходы неуправляемых вентилей 49-1,...,49-N соединены с соответствующими информационными входами (входы D) триггеров запоминающего устройства 45, вход управляемого вентиля 47 соединен с выходом неуправляемого вентиля 49-1, вход управляемого вентиля 48 соединен с выходом неуправляемого вентиля 50, информационные входы/выходы (входы/выходы 1,...,N) УНД соединены соответственно с выходами управляемых вентилей 46-1,...,46-N и входами неуправляемых вентилей 49-1,...,49-N, вход/выход КЦ УНД соединен с выходом управляемого вентиля 47 и входом неуправляемого вентиля 50, управляющие выходы (выходы 1,...,n) запоминающего устройства 45 являются соответствующими выходами УНД.

Устройство для цикловой синхронизации работает следующим образом.

Устройство для цикловой синхронизации (ЦС) имеет два режима работы. Первый - режим настройки и диагностики, второй - режим работы. В первом режиме на входы УНД 2 поступают сигналы с контроллера, работающего совместно с персональной электронной вычислительной машиной (ПЭВМ). Режим настройки и диагностики разрешается сигналом Лог."0", который поступает на вход выбора режима (вход РЕЖ) ЦС и далее на соответствующий вход УНД 2.

При этом в УНД 2 сигналом с выхода инвертора 24 разрешается работа элементов И 32,...,37, 41. Настройка ОЗУ 1 разрешается сигналом Лог."1", поступающим с входа ОЗУ/RG устройства для ЦС через соответствующий вход УНД 2 на первый вход элемента И 37, а сигналом Лог."0", поступающим через инвертор 25 на первый вход элемента И 36, разрешается настройка запоминающего устройства 45. При настройке ОЗУ 1 устройства для ЦС, а также запоминающего устройства 45 УНД 2 управляемые вентили 46-1,...,46-N, 48, а также управляемые вентили запоминающего устройства 45 УНД 2 закрыты сигналами, поступающими на их управляющие входы, а управляемый вентиль 47 открыт. При этом выходы закрытых управляемых вентилей находятся в третьем состоянии. При настройке сигнал Лог."0" с входа ОЕ устройства для ЦС поступает на соответствующий вход УНД 2 и далее через элемент И 35, элемент ИЛИ 43, инвертор 28 и выход ОЕ УНД 2 - на вход ОЕ ОЗУ 1 устройства для ЦС, устанавливая ОЗУ 1 в режим записи.

Перед настройкой ОЗУ 1 на вход RES устройства для ЦС поступает импульсный сигнал положительной полярности. Этот сигнал, поступая через соответствующий вход УНД 2, элемент И 33 и соответствующий выход УНД 2, на вход RES ГО 4, устанавливает счетчик цикла последнего в нулевое состояние.

При настройке ОЗУ 1 данные настройки с входа/выхода 1 устройства для ЦС через соответствующий вход/выход 1 УНД 2 поступают соответственно на вход неуправляемого вентиля 49-1. С выхода неуправляемого вентиля 49-1 данные настройки поступают на вход открытого управляемого вентиля 47, а далее с выхода последнего через вход/выход КЦ УНД 2 - на вход/выход КЦ ОЗУ 1.

После этого по сигналу Лог."1", поступившему с входа WE устройства для ЦС через соответствующий вход УНД 2, элемент И 34, инвертор 27 и выход WE УНД 2 на вход WE ОЗУ 1, в последнем по нулевому адресу записываются данные настройки.

Затем по сигналу Лог."1", поступившему с входа НА устройства для ЦС через соответствующий вход УНД 2, элемент И 32 и выход ТН УНД 2 на вход ТН ГО 4, счетчик цикла последнего изменяет свое состояние на единицу. Далее запись данных по новому адресу настраиваемого ОЗУ 1 осуществляется так же, как было описано ранее.

После настройки ОЗУ 1, для определения ее правильности, сигналом установки в нулевое состояние, поступившем на вход RES ГО 4, как было описано ранее, счетчик цикла последнего устанавливается в нулевое состояние. Затем на вход чтения ОЕ устройства для ЦС и далее на соответствующий вход УНД 2 поступает сигнал Лог."1". При этом сигнал, поступивший с выхода элемента И 41 на управляющие входы управляемых вентилей 46-1,...,46-N, открывает последние. Также открывается управляемый вентиль 48 сигналом, поступающим на его управляющий вход с выхода инвертора 30. Управляемый вентиль 47 закрывается сигналом, поступающим на его управляющий вход с выхода элемента И 42. Управляемые вентили запоминающего устройства 45 остаются закрытыми. Сигнал чтения также с выхода ОЕ УНД 2 поступает на вход ОЕ ОЗУ 1. При этом сигналы с входа/выхода КЦ ОЗУ 1 через вход/выход КЦ УНД 2, неуправляемый вентиль 50, открытые управляемые вентили 48 и 46-1 поступают на вход/выход 1 УНД 2 и далее через соответствующий вход/выход устройства для ЦС - в контроллер ПЭВМ для их сравнения с исходными сигналами. Далее по сигналу НА, как было описано ранее, осуществляется смена адресов ОЗУ 1 и считывание его данных. Результат определения правильности настройки ОЗУ 1 отображается на дисплее ПЭВМ.

Настройка запоминающего устройства 45 УНД 2 разрешается сигналом Лог."0", поступающим, как было указано ранее, на вход ОЗУ/RG УНД 2. При этом сигналом с выхода инвертора 25 через элемент ИЛИ 36 разрешается работа элементов И 38, 39 и триггеров запоминающего устройства 45. Работа управляемых вентилей запоминающего устройства 45 запрещена сигналом, поступающим с выхода инвертора 31. Работа управляемых вентилей 46-1,...,46-N запрещена сигналом с выхода элемента И 41. Работа управляемых вентилей 47, 48 запрещена соответственно сигналами с выхода элемента И 42 и инвертора 30.

Данные настройки с входов 1,...,N устройства для ЦС поступают через соответствующие входы УНД 2 и через неуправляемые вентили 49-1,...,49-N на информационные входы триггеров запоминающего устройства 45. Далее по сигналу записи, поступившему с входа WE УНД 2 через элементы И 34, 38 на тактовый вход триггеров запоминающего устройства 45, в последних запоминаются данные настройки.

Для проверки правильности настройки запоминающего устройства 45 на вход ОЕ УНД 2 подается сигнал чтения, который через элементы И 35, ИЛИ 43, И 39 и инвертор 31 открывает управляемые вентили запоминающего устройства 45, а сигналом с выхода элемента И 41 открываются управляемые вентили 46-1,...,46-N. Управляемые вентили 47 и 48 закрыты.

Данные с выходов управляемых вентилей запоминающего устройства 45 поступают на соответствующие входы управляемых вентилей 46-1,...,46-N. Далее работа осуществляется так же, как было описано ранее.

В режиме настройки и диагностики (проверка правильности настройки) на тактовый вход счетчика цикла ГО 4 поступают сигналы с выхода ТН УНД 2, а в режиме работы - с выхода Т устройства для ЦС.

Перевод устройства для ЦС в режим работы осуществляется сигналом Лог."1", поступающим на его вход РЕЖ. При этом сигналом Лог."0", поступающим с выхода СЕ УНД 2 на вход СЕ ОЗУ 1, разрешается работа последнего, а сигналами Лог."0" и Лог."1", поступающими соответственно с выходов ОЕ и WE УНД 2 на входы ОЕ и WE ОЗУ 1, последнее устанавливается в режим чтения.

Работа устройства для ЦС осуществляется следующим образом. На адресные входы ОЗУ 1 поступают сигналы с соответствующих выходов ГО 4, при этом на последнем адресе на выходе КЦ ОЗУ 1 формируется сигнал конца цикла, который, поступая на соответствующий вход ГО 4, осуществляет синхронную установку в ноль счетчика цикла ГО 4 при поступлении положительного фронта тактового импульса, следующего за появлением сигнала КЦ. Сигнал КЦ с выхода ОЗУ 1, сигналы с управляющих выходов 1,...,n УНД 2, информационные и тактовые сигналы соответственно с входов И₁,...,И_n и Т устройства для ЦС поступают на соответствующие входы определителя цикловой четности (ОЦЧ) 5. Сигналы с управляющих выходов 1,...,n УНД 2 задают вид модуляции, т.е. количество информационных входов (подканалов) на один тактовый вход. Например, при виде модуляции ФМ-2 количество подканалов равно одному. В этом случае на управляющий вход 1 ОЦЧ 5 подается сигнал Лог."1", а на остальные управляющие входы - сигнал Лог."0". При виде модуляции ФМ-4 количество подканалов равно двум. В этом случае на управляющие входы 1 и 2 ОЦЧ 5 подается сигнал Лог."1", а на остальные управляющие входы - сигнал Лог."0". ОЦЧ 5 осуществляет проверку сигналов цифрового потока в цикле на четность. Проверка на четность осуществляется на всех подканалах. При наличии четности на выходе Ч ОЦЧ 5 формируется положительный отклик (сигнал Лог."1"), а при отсутствии четности - отрицательный отклик (сигнал Лог."0"). Сигнал с выхода Ч ОЦЧ 5 поступает на соответствующий вход ФУ 3. Сигнал с выхода ВР ОЦЧ 5 поступает на соответствующие входы ФУ 3 и ГО 4.

До появления первого положительного отклика на входе Ч ФУ 3, последнее находится в нулевом состоянии, и сигналом Лог."1", поступающим с выхода нулевого состояния (выход DS "0") ФУ 3 на соответствующий вход ГО 4, разрешается работа его удалителя такта. Удаление такта в ГО 4 осуществляется после поступления на его вход ВР сигнала с соответствующего выхода ОЦЧ 5. Удаление такта изменяет фазу работы счетчика цикла ГО 4 по отношению к фазе цикла цифровой передачи.

В описанном режиме устройство для ЦС работает до тех пор, пока на выходе Ч ОЦЧ 5 не сформируется положительный отклик. После поступления на входы Ч и ВР ФУ 3 сигнала положительного отклика и сигнала с выхода временного распределителя ОЦЧ реверсивный счетчик ФУ 3 устанавливается в режим положительного счета и увеличивает свое состояние на единицу. При этом сигналом Лог."0", сформированном на DS "0" выходе ФУ 3 запрещается работа удалителя такта ГО 4. Таким образом, при наличии сигнала положительного отклика на входе Ч ФУ 3 реверсивный счетчик последнего увеличивает свое состояние на единицу, а при отсутствии положительного отклика - уменьшает на единицу. Когда разность количества сигналов положительного и отрицательного откликов достигает заданного в ФУ 3 значения, устройство для ЦС переходит в режим синхронизма, о чем свидетельствует сигнал Лог."1" на выходе наличия синхронизации (выход Ф) ФУ 3. В этом режиме устройство для ЦС находится до тех пор, пока разность количества сигналов отрицательного и положительного откликов на входе Ч ФУ 3 достигнет заданного в последнем значения. При этом ФУ 3 устанавливается в нулевое состояние, и устройство для ЦС переходит в режим поиска синхронизма, как было описано ранее.

Определитель цикловой четности (фиг.2) работает следующим образом. Для определения цикловой четности используется два цикла цифровой передачи. Номер цикла определяется триггером 12 и инвертором 22, соединенными между собой определенным образом и представляющие собой делитель на два. Работа делителя на два разрешается сигналом, поступающим с входа конца цикла (вход КЦ) ОЦЧ 5 на вход ЕС триггера 12.

Триггеры 6, 7, 8, 9, 10, 11 ОЦЧ 5, соединенные последовательно между собой, представляют собой временной распределитель, на выходах которого формируются разнесенные во времени сигналы при поступлении на информационный вход триггера 6 временного распределителя сигнала с входа КЦ ОЦЧ 5.

Информационные сигналы с входов И₁,...,И_n и управляющие сигналы с входов 1,...,n ОЦЧ 5 поступают соответственно на первые и вторые входы группы элементов И 16. В зависимости от вида модуляции разрешена и запрещена работа соответствующих элементов И группы элементов И 16. С выходов группы элементов И 16 сигналы поступают на входы сумматора по модулю два 17. При этом сигналы Лог."0", поступающие с выходов запрещенных элементов И группы элементов И 16 на входы сумматора по модулю два 17, не влияют на работу последнего. На соответствующий вход сумматора по модулю два 17 поступает также сигнал с выхода триггера 13, который является запомненным результатом суммирования сигналов на предыдущем такте. Сигнал с выхода сумматора по модулю два 17 через элемент И 19 поступает на информационный вход триггера 13 и, по переднему фронту следующего тактового сигнала, запоминается в последнем. Когда делитель на два находится в первом состоянии, то сигналом Лог."0" на выходе триггера 12 делителя, поступающим через элемент И-НЕ 18 на первый вход элемента И 19, разрешается работа последнего. Сигнал Лог."0" на выходе триггера 13 указывает на наличие цикловой четности, а сигнал Лог."1" - на отсутствие цикловой четности. Сигнал с выхода триггера 13 поступает на информационный вход триггера 14, и по сигналу, поступающему с выхода триггера 7 временного распределителя на тактовый вход триггера 14, запоминается в последнем. Сигнал с выхода триггера 14 через инвертор 23 поступает на информационный вход триггера 15 и по сигналу, поступающему с выхода триггера 8 временного распределителя через второй вход элемента ИЛИ 21 на тактовый вход триггера 15, запоминается в последнем. Сигнал Лог."1" на выходе триггера 15 указывает на наличие цикловой четности, а сигнал Лог."0" - на отсутствие цикловой четности. После запоминания сигнала в триггере 15, по сигналу, поступающему с выхода триггера 9 временного распределителя на вход установки в ноль триггера 14, последний устанавливается в нулевое состояние.

В первом состоянии делителя на два сигналом Лог."0", поступающим с выхода триггера 12 на первый вход элемента И 20, запрещается работа последнего и запрещается прохождение сигнала с выхода триггера 9 временного распределителя на вход ВР ОЦЧ 5 и далее на вход ГО 4. Тем самым в ГО 4 не происходит удаления такта.

После поступления очередного сигнала с входа КЦ ОЦЧ 5 на разрешающий вход триггера 12 делителя на два, последний по переднему фронту следующего тактового сигнала устанавливается во второе состояние. При этом сигналом Лог."1", поступающим с выхода триггера 12 на первый вход элемента И 20, разрешается работа последнего, и, следовательно, разрешается прохождение сигнала с выхода триггера 9 временного распределителя на вход ВР ОЦЧ 5.

К моменту формирования сигнала на выходе триггера 11 временного распределителя на информационный вход триггера 15 поступает сигнал Лог."1", и по переднему фронту сигнала, поступающего с триггера 11 через элемент ИЛИ 21 на тактовый вход триггера 15, последний устанавливается в единичное состояние.

Когда делитель на два находится в единичном состоянии, разрешается работа элемента И-НЕ 18. В этом случае, при поступлении сигнала с входа КЦ на первый вход элемента И-НЕ 18, на выходе этого элемента формируется сигнал Лог."0", который через элемент И 19 поступает на информационный вход триггера 13, и последний по переднему фронту следующего тактового сигнала устанавливается в нулевое состояние. Передним фронтом этого же тактового сигнала устанавливается в нулевое состояние также триггер 12 делителя на два. Делитель на два переходит в первое состояние.

Предлагаемое изобретение позволяет расширить функциональные возможности за счет обеспечения одним устройством цикловой синхронизации различных цифровых передач, в которых отсутствует синхрокомбинация, а на позициях в конце цикла передаются сигналы, дополняющие сумму сигналов соответствующей цифровой передачи до четности.

Источники информации

1. Патент РФ №2187210, Н 04 L 7/08, 10.08.2002.

2. Патент РФ №2237374, H 04 L7/08, 27.09.2004.

1. Устройство для цикловой синхронизации, содержащее оперативное запоминающее устройство (ОЗУ), устройство настройки и диагностики (УНД), генераторное оборудование (ГО), фазирующее устройство (ФУ), причем тактовый вход устройства для цикловой синхронизации соединен с соответствующим входом ГО, адресные выходы которого соединены с соответствующими входами ОЗУ и являются адресными выходами устройства для цикловой синхронизации, выход чтения, выход записи и выход выбора режима устройства настройки и диагностики соединены с соответствующими входами ОЗУ, вход/выход конца цикла которого соединен с соответствующим входом ГО, входом/выходом УНД и является выходом конца цикла устройства для цикловой синхронизации, выходы тактов настройки и установки в ноль УНД соединены с соответствующими входами ГО, выход нулевого состояния ФУ соединен с соответствующим входом ГО, а выход наличия синхронизации ФУ является соответствующим выходом устройства для цикловой синхронизации, информационные входы/выходы, входы выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настройки ОЗУ или регистра УНД являются соответствующими входами устройства для цикловой синхронизации, вход выбора режима ГО соединен с соответствующим входом устройства для цикловой синхронизации, отличающееся тем, что введен определитель цикловой четности (ОЦЧ), вход конца цикла которого соединен с соответствующим выходом ОЗУ, управляющие входы - с соответствующими выходами УНД, тактовый и информационные входы - с соответствующими входами устройства для цикловой синхронизации, выход результата определения четности - с соответствующим входом ФУ, выход временного распределителя ОЦЧ соединен с соответствующими входами ФУ и ГО.

2. Устройство по п.1 отличающееся тем, что определитель цикловой четности содержит с первого по десятый триггеры, группу элементов И, сумматор по модулю два, элемент И-НЕ, первый и второй элементы И, элемент ИЛИ, первый и второй инверторы, при этом вход конца цикла ОЦЧ соединен с разрешающим входом седьмого триггера, с первым входом элемента И-НЕ и информационным входом первого триггера, своим выходом соединенного с информационным входом второго триггера, выход которого соединен с информационным входом третьего триггера и тактовым входом девятого триггера, своим выходом соединенного с входом второго инвертора, выход которого соединен с информационным входом десятого триггера, выход десятого триггера является выходом результата определения четности ОЦЧ, выход третьего триггера соединен с информационным входом четвертого триггера и вторым входом элемента ИЛИ, первый вход которого соединен с выходом шестого триггера, а выход - с тактовым входом десятого триггера, выход четвертого триггера соединен с информационным входом пятого триггера, с входом установки в ноль девятого триггера и вторым входом второго элемента И, выход которого является выходом временного распределителя ОЦЧ, информационные входы И₁,...,И_n и управляющие входы 1,...,n ОЦЧ соединены соответственно с первыми и вторыми входами группы элементов И, выходы которых и выход восьмого триггера соединены с соответствующими входами сумматора по модулю два, выход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом восьмого триггера, выход седьмого триггера соединен с первым входом второго элемента И, входом первого инвертора и вторым входом элемента И-НЕ, выход которого соединен с первым входом первого элемента И, выход первого инвертора соединен с информационным входом седьмого триггера, выход пятого триггера соединен с информационным входом шестого триггера, тактовый вход которого, а также тактовые входы первого, второго, третьего, четвертого, пятого, седьмого и восьмого триггеров являются тактовым входом ОЦЧ, выход восьмого триггера соединен с информационным входом девятого триггера.