Устройство обслуживания разноприоритетных запросов абонентов вычислительной системы

Устройство обслуживания разноприоритетных запросов абонентов вычислительной системы

Иллюстрации

Показать все

Реферат

Изобретение относится к области вычислительной техники и может быть использовано в системах обмена данными и локальных вычислительных сетях (ЛВС).

Известно многоканальное устройство с динамическим изменением приоритета по авт. св. СССР №1562912, G 06 F 9/46, 1990, бюл. №17, содержащее N≥2 абонентских блоков, счетчик, элемент И, генератор тактовых импульсов, делитель, блок анализа приоритетов и блок наращивания приоритета.

Недостатком данного устройства является относительно большое время обслуживания запросов абонентов вычислительной системы с низким приоритетом.

Известно устройство обслуживания запросов пользователей вычислительной системы, содержащее N≥2 абонентских блоков, счетчик, элемент И, генератор тактовых импульсов, делитель, N-входовый элемент ИЛИ-НЕ, мультиплексор и инвертор (см. авт. св. СССР №2140666, G 06 F 9/46, 1999, бюл. №30).

Однако данное устройство имеет относительно невысокую надежность и низкое быстродействие, обусловленные большим количеством взаимоувязанных элементов, входящих в его состав.

Наиболее близким по технической сущности к заявляемому устройству (прототипом) является устройство обслуживания разноприоритетных запросов абонентов вычислительной системы (см. патент РФ №2186420, G 06 F 9/46, 2002, бюл. №21), содержащее N≥2 абонентских блоков, генератор тактовых импульсов, первый и второй N-входовые элементы И-НЕ, первый и второй шифраторы приоритетов, элемент ИЛИ, элемент И-НЕ и селектор-мультиплексор. При этом выход генератора тактовых импульсов подключен к тактовым входам каждого из N абонентских блоков. Запросные входы и К-разрядные входы "Код максимального времени ожидания" каждого из N абонентских блоков, где К≥2 - разрядность кода максимального времени ожидания обслуживания запросов, являются соответствующими запросными входами и К-разрядными входами "Код максимального времени ожидания" устройства. Входы "Обнуление" каждого из N абонентских блоков являются соответствующими входами "Обнуление" устройства. Каждый из N входов первого и второго N-входовых элементов И-НЕ подключены к соответствующим N инверсным входам соответственно первого и второго шифраторов приоритетов. Выходы первого и второго N-входовых элементов И-НЕ подключены соответственно к второму и первому входам элемента ИЛИ. Каждый и, n=1, 2, ..., N, инверсный вход первого и второго шифраторов приоритетов подключен соответственно к первому и второму сигнальному выходу ((N+1)-n)-го абонентского блока. Выход элемента ИЛИ подключен к второму входу элемента И-НЕ, первый вход которого является опросным входом устройства, а выход элемента И-НЕ подключен к инверсному разрешающему входу селектора-мультиплексора и является разрешающим выходом устройства. Управляющий вход селектора-мультиплексора подключен к второму входу элемента ИЛИ. Каждый из J, где J=]log₂N[, инверсных выходов первого и второго шифраторов приоритетов подключены к соответствующим J первичным входам и соответствующим J вторичным входам селектора-мультиплексора, J-разрядный выход селектора-мультиплексора является J-разрядным выходом "Код подлежащего обслуживанию абонента" устройства.

В прототипе реализуется возможность повышения быстродействия и надежности за счет сокращения количества элементов, входящих в состав устройства обслуживания разно-приоритетных запросов абонентов вычислительной системы.

Однако прототип имеет недостаток - относительно низкую достоверность аутентификации абонента, инициирующего сигнал запроса в ходе одновременного доступа большого числа абонентов к ресурсам реально функционирующей вычислительной системы в различных условиях априорной неопределенности, в частности, в условиях недостоверности (недостаточности, неполноты и противоречивости) результатов определения наименьшего номера абонента. Данное устройство позволяет с высокой достоверностью обслуживать разноприоритетные запросы абонентов вычислительной системы в ситуациях, в которых абонент однозначно аутентифицирован - наивысший приоритет абонента в общем потоке разноприоритетных запросов количественно задан и непротиворечив, в то время как в подавляющем большинстве ситуаций, реально возникающих в рамках реального процесса функционирования систем обмена данными с множественным доступом, наивысший приоритет абонента может быть в текущем масштабе времени распознан (определен) лишь качественно (на качественном уровне - недостоверно, недостаточно, неполно), и в динамике функционирования вычислительной системы достоверные решения о наименьшем номере абонента (т.е. о его наивысшем приоритете) в таких ситуациях традиционно принимаются, опираясь на математические методы принятия решений в слабоструктурированных задачах.

Под "аутентификацией" абонента понимается динамическое распознавание (определение) приоритета абонента - принятие решения о наименьшем номере абонента в динамике функционирования вычислительной системы (в режиме реального времени), с учетом возможного перераспределения приоритетов, смены полномочий и иных дестабилизирующих факторов.

Под "обслуживанием" понимается совокупность действий вычислительной системы, включающая выборку запроса из очереди, выделение ему ресурса, а также проведение завершающих операций. Запрос - посылка сигнала, инициирующего ответ. Входное сообщение, содержащее требование к системе на выделение ресурса.

Под "приоритетом" понимается число, предписанное задаче, процессу или операции, определяющее очередность их выполнения или обслуживания. Чем меньше число, тем выше уровень приоритета.

Целью предлагаемого изобретения является создание устройства обслуживания разноприоритетных запросов абонентов вычислительной системы, обеспечивающего повышение достоверности аутентификации абонентов, генерирующих сигналы запросов к ресурсам вычислительной системы в условиях, присущих реальной динамике процесса функционирования систем обмена данными и ЛВС, т.е. в условиях неопределенности (недостоверности, недостаточности, неполноты и противоречивости) данных об истинном номере абонента, устройства, способного в текущем масштабе времени определить приоритет абонента, номер которого может быть распознан как количественно, так и качественно - недостоверно, недостаточно, неполно.

Указанная цель достигается тем, что в известное устройство обслуживания разноприоритетных запросов абонентов вычислительной системы, содержащее N≥2 абонентских блоков, генератор тактовых импульсов, первый и второй N-входовые элементы И-НЕ, первый и второй шифраторы приоритетов, элемент ИЛИ, элемент И-НЕ и селектор-мультиплексор, J-разрядный, где J=]log₂N[, выход которого является J-разрядным выходом «Код подлежащего обслуживанию абонента» устройства, выход генератора тактовых импульсов подключен к тактовьм входам каждого из N абонентских блоков, запросные входы и K-разрядные входы «Код максимального времени ожидания» каждого из N абонентских блоков, где К≥2 - разрядность кода максимального времени ожидания обслуживания запросов, являются соответствующими N запросными входами и N K-разрядными входами «Код максимального времени ожидания» устройства, входы «Обнуление» каждого из N абонентских блоков являются соответствующими N входами «Обнуление» устройства, N входов первого и второго N-входовых элементов И-НЕ подключены к соответствующим N инверсным входам соответственно первого и второго шифраторов приоритетов, выходы первого и второго N-входовых элементов И-НЕ подключены соответственно к второму и первому входам элемента ИЛИ, выход которого подключен к второму входу элемента И-НЕ, первый вход которого является опросным входом устройства, выход элемента И-НЕ подключен к инверсному разрешающему входу селектора-мультиплексора и является разрешающим выходом устройства, управляющий вход селектора-мультиплексора подключен к второму входу элемента ИЛИ, n-е инверсные входы первого и второго шифраторов приоритетов, где n=1, 2, ..., N, подключены соответственно к первому и второму сигнальным выходам ((N+1)-n)-го абонентского блока, дополнительно включены первый и второй анализаторы приоритетов, предназначенные для предварительного анализа данных об истинном приоритете абонента для очереди разноприоритетных запросов соответственно первого и второго порядка и аутентификатор приоритетов, предназначенный для записи, хранения результатов анализа приоритетов и математически корректной верификации абонента с наивысшим приоритетом, путем преобразования распознанных неоднозначно исходных данных, характеризующих приоритет абонентов, к виду, пригодному для однозначного принятия достоверного решения об уровне приоритета конкретного абонента вычислительной системы. При этом каждый из J инверсных выходов первого и второго шифраторов приоритетов подключены к J входам соответственно первого и второго анализаторов приоритетов, J-разрядные выходы которых соединены соответственно с вторым и первым J-разрядными входами аутентификатора приоритетов. Контрольные выходы первого и второго анализаторов приоритетов подключены соответственно к второму и первому контрольным входам аутентификатора приоритетов, первая группа J выходов и вторая группа J выходов которого соединены с соответственно с первой и второй группами J информационных входов селектора-мультиплексора и подключены к группам J прямых выходов соответственно второго и первого анализаторов приоритетов.

Первый анализатор приоритетов состоит из первого селектора и первого преобразователя, предназначенного для регистрации данных, характеризующих приоритет абонентов для очереди первого порядка и преобразования этих данных из параллельного кода в последовательный. При это J-разрядный выход первого преобразователя является J-разрядным выходом первого анализатора приоритетов, выход передачи первого преобразователя является контрольным выходом первого анализатора приоритетов, разрешающий выход первого преобразователя соединен с инверсным разрешающим входом первого селектора, J выходов которого являются группой соответствующих J прямых выходов первого анализатора приоритетов. Запрещающий вход первого преобразователя подключен к запрещающему выходу первого селектора, J входов которого соединены с соответствующими J входами первого преобразователя и являются соответствующими J входами первого анализатора приоритетов.

Второй анализатор приоритетов состоит из второго селектора и второго преобразователя, предназначенного для регистрации данных, характеризующих приоритет для очереди второго порядка и преобразования этих данных из параллельного кода в последовательный. При этом J-разрядный выход второго преобразователя является J-разрядным выходом второго анализатора приоритетов, выход передачи второго преобразователя является контрольным выходом второго анализатора приоритетов, разрешающий выход второго преобразователя соединен с инверсным разрешающим входом второго селектора, J выходов которого являются группой соответствующих J прямых выходов второго анализатора приоритетов. Запрещающий вход второго преобразователя подключен к запрещающему выходу второго селектора, J входов которого соединены с соответствующими J входами второго преобразователя и являются соответствующими J входами второго анализатора приоритетов.

Аутентификатор приоритетов состоит из программируемого вычислителя, первого и второго запоминающих элементов, предназначенных для записи и хранения кода, содержащего верифицированные результаты анализа приоритетов - кода, соответствующего наименьшему номеру абонентского блока, содержащему сигнал запроса из очереди соответственно второго и первого порядка. При этом J-разрядный вход I и J-разрядный вход Е программируемого вычислителя являются соответственно первым и вторым J-разрядными входами аутентификатора приоритетов, вход разрешения выходов А и вход разрешения выходов В программируемого вычислителя являются соответственно первым и вторым контрольными входами аутентификатора приоритетов, J выходов А и J выходов В программируемого вычислителя соединены соответственно с J входами первого и J входами второго запоминающих элементов. Причем J выходов первого и J выходов второго запоминающих элементов являются соответствующими J выходами соответственно первой и второй групп J выходов аутентификатора приоритетов.

Благодаря новой совокупности существенных признаков, за счет введения первого и второго анализатора приоритетов, обеспечивающих, соответственно, анализ данных об истинном номере абонента для очереди первого и второго порядка, с точки зрения достоверности распознавания приоритета абонента и за счет введения аутентификатора приоритетов, обеспечивающего математически корректную поддержку принятия (в динамике функционирования вычислительной системы) достоверного решения о наименьшем номере абонента (т.е. о его наивысшем приоритете), в заявленном устройстве достигается возможность предварительного анализа и верификации номера абонента, обуславливающая повышение достоверности аутентификации абонентов в условиях, присущих реальной динамике процесса функционирования систем обмена данными и ЛВС - в условиях недостоверности (недостаточности, неполноты, а зачастую и противоречивости) данных, характеризующих приоритет конкретного абонента при обслуживании разноприоритетных запросов.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного устройства условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Заявленное устройство поясняется чертежами, на которых представлены:

на фиг.1 - структурная схема устройства обслуживания разноприоритетных запросов абонентов вычислительной системы;

на фиг.2 - структурная схема первого анализатора приоритетов;

на фиг.3 - структурная схема второго анализатора приоритетов;

на фиг.4 - структурная схема аутентификатора приоритетов;

на фиг.5 - структурная схема абонентского блока;

на фиг.6 - структура вычислительной системы;

на фиг.7 - размещение сигналов запросов в очереди второго порядка;

на фиг.8 - порядок переноса запросов из очереди второго порядка в очередь первого порядка.

Устройство обслуживания разноприоритетных запросов абонентов вычислительной системы, изображенное на фиг.1, состоит из N≥2 абонентских блоков 1₁-1_N (АБ), генератора тактовых импульсов 2, элемента ИЛИ 4, элемента И-НЕ 5, селектора-мультиплексора 6, первого 7 и второго 10 N-входовых элементов И-НЕ, первого 8 и второго 9 шифраторов приоритетов, первого 11 и второго 12 анализаторов приоритетов, аутентификатора приоритетов 13. При этом J-разрядный, где J=]log₂N[, выход 65 селектора-мультиплексора 6 является J-разрядным выходом «Код подлежащего обслуживанию абонента» устройства. Выход 21 генератора тактовых импульсов 2 подключен к тактовым входам 014₁-014_N каждого из N абонентских блоков 1₁-1_N, запросные входы 011₁-011_N и K-разрядные входы «Код максимального времени ожидания» 012₁-012_N каждого из N абонентских блоков 1₁-1_N, где К≥2 - разрядность кода максимального времени ожидания обслуживания запросов, являются соответствующими N запросными входами и N K-разрядными входами «Код максимального времени ожидания» устройства. Входы «Обнуление» 013₁-013_N каждого из N абонентских блоков 1₁-1_N являются соответствующими N входами «Обнуление» устройства. Каждый из N входов первого 7 и второго 10 N-входовых элементов И-НЕ (соответственно 71₁-71_N и 101₁-101_N) подключены к соответствующим N инверсным входам (81₁-81_N и 91₁-91_N) соответственно первого 8 и второго 9 шифраторов приоритетов. Выходы первого 7 и второго 10 N-входовых элементов И-НЕ (соответственно 72 и 102) подключены соответственно к второму 42 и первому 41 входам элемента ИЛИ 4, выход 43 которого подключен к второму входу 52 элемента И-НЕ 5, первый вход 51 которого является опросным входом устройства. Выход 53 элемента И-НЕ 5 подключен к инверсному разрешающему входу 61 селектора-мультиплексора 6 и является разрешающим выходом устройства. Управляющий вход 64 селектора-мультиплексора 6 подключен к второму входу 42 элемента ИЛИ 4. При этом n-е, где n=1, 2, ..., N, инверсные входы (соответственно n-й вход 81_n из 81₁-81_N и n-й вход 91_n из 91₁-91_N) первого 8 и второго 9 шифраторов приоритетов подключены соответственно к первому 015_(N-1)n и второму 016_(N+1)-n сигнальным выходам ((N+1)-n)-го абонентского блока 1_(N-1)-n. Каждый из J инверсных выходов (соответственно 82₁-82_J и 92₁-91_J) первого 8 и второго 9 шифраторов приоритетов подключены к J входам (111₁-111_J и 121₁-121_J) соответственно первого 11 и второго 12 анализаторов приоритетов, J-разрядные выходы 112 и 122 которых соединены соответственно с вторым 132 и первым 131 J-разрядными входами аутентификатора приоритетов 13. Контрольные выходы 114 и 124 первого 11 и второго 12 анализаторов приоритетов подключены соответственно к второму 136 и первому 135 контрольным входам аутентификатора приоритетов 13. При этом J выходов первой 133₁-133_J и второй 134₁-134_J группы J выходов аутентификатора приоритетов 13 соединены с соответствующими J входами соответственно первой 62₁-62_J и второй 63₁-63_J групп J информационных входов селектора-мультиплексора 6 и подключены к соответствующим J прямым выходам (123₁-123_J и 113₁-113_J) групп J прямых выходов соответственно второго 12 и первого 11 анализаторов приоритетов.

Число «N, (N≥2)» (абонентских блоков, входов, выходов и т.п.) определяется в соответствии с возможным количеством абонентов вычислительной системы и, как правило, составляет от 2 (двух) до 50 (пятидесяти). Число «K, (К≥2)» характеризует разрядность кода максимального времени ожидания обслуживания запросов абонентов и, как правило, составляет от 2 (двух) до 10 (десяти).

Первый анализатор приоритетов 11 (фиг.2) предназначен для предварительного анализа данных об истинном номере (приоритете) абонента для очереди разноприоритетных запросов первого порядка. Первый анализатор приоритетов 11 состоит из первого селектора 11.1 и первого преобразователя 11.2, J-разрядный выход которого является J-разрядным выходом 112 первого анализатора приоритетов 11. Выход передачи T×D первого преобразователя 11.2 является контрольным выходом 114 первого анализатора приоритетов 11. Разрешающий выход DSR первого преобразователя 11.2 соединен с инверсным разрешающим входом первого селектора 11.1, J выходов которого являются соответствующими J прямыми выходами группы J прямых выходов 113₁-113_J первого анализатора приоритетов 11. Запрещающий вход DST первого преобразователя 11.2 подключен к запрещающему выходу МТ первого селектора 11.1, J входов которого соединены с соответствующими J входами первого преобразователя 11.2 и являются соответствующими J входами 111₁-111_J первого анализатора приоритетов 11.

Первый селектор 11.1 первого анализатора приоритетов 11 предназначен для осуществления процедуры селекции данных об истинном номере (приоритете) абонента для очереди разноприоритетных запросов первого порядка и принятия решения о математической природе этих данных - данные, характеризующих приоритет конкретного абонента определены (распознаны) однозначно или неоднозначно (недостоверно, неполно) и нуждаются в верификации. Первый селектор 11.1 может быть технически реализован в виде серийно выпускаемого селектора на КМДП-структурах с одним инверсным разрешающим входом и одним запрещающим выходом, на базе интегральной микросхемы серии 564 (например, SEL К564КП2), как показано в литературе [Мальцев П.П., Долидзе Н.С.и др. Цифровые интегральные микросхемы: справочник. - М.: Радио и связь, 1994. С.28-33].

Первый преобразователь 11.2 первого анализатора приоритетов 11 предназначен для регистрации данных, характеризующих приоритет абонентов для очереди разноприоритетных запросов первого порядка и преобразования этих данных из параллельного кода в последовательный. Первый преобразователь 11.2 может быть технически реализован в виде универсального программируемого синхронно-асинхронного приемопередатчика на базе интегральной микросхемы PCI КР580ИК51, описанной в [Гришин Г.Г., Мошков А.А., Ольшанский О.В. и др. Микропроцессоры: Справочное пособие для разработчиков судовой РЭА. 2-е изд. - Л.: Судостроение, 1988. С.66-74, рис.3.14].

Второй анализатор приоритетов 12 (фиг.3) предназначен для предварительного анализа данных об истинном номере (приоритете) абонента для очереди разноприоритетных запросов второго порядка. Второй анализатор приоритетов 12 состоит из второго селектора 12.1 и второго преобразователя 12.2, J-разрядный выход которого является J-разрядным выходом 122 второго анализатора приоритетов 12. Выход передачи T×D второго преобразователя 12.2 является контрольным выходом 124 второго анализатора приоритетов 12. Разрешающий выход DSR второго преобразователя 12.2 соединен с инверсным разрешающим входом второго селектора 12.1, J выходов которого являются соответствующими J прямыми выходами группы J прямых выходов 123₁-123_J второго анализатора приоритетов 12. Запрещающий вход DST второго преобразователя 12.2 подключен к запрещающему выходу МТ второго селектора 12.1, J входов которого соединены с соответствующими J входами второго преобразователя 12.2 и являются соответствующими J входами 121₁-121_J второго анализатора приоритетов 12.

Второй селектор 12.1 второго анализатора приоритетов 12 предназначен для осуществления процедуры селекции данных об истинном номере (приоритете) абонента для очереди разноприоритетных запросов второго порядка и принятия решения о математической природе этих данных - данные, характеризующие приоритет конкретного абонента, определены (распознаны) однозначно или неоднозначно (недостоверно, неполно) и нуждаются в верификации. Второй селектор 12.1 представляет собой серийно выпускаемый селектор на КМДП-структурах с одним инверсным разрешающим входом и одним запрещающим выходом, реализуемый на базе интегральной микросхемы серии 564 (например, SEL К564КП2), как показано в литературе [Мальцев П.П., Долидзе И.С.и др. Цифровые интегральные микросхемы: справочник. - М.: Радио и связь, 1994. С.28-33].

Второй преобразователь 12.2 второго анализатора приоритетов 12 предназначен для регистрации данных, характеризующих приоритет абонентов для очереди разноприоритетных запросов второго порядка и преобразования этих данных из параллельного кода в последовательный. Техническая реализация второго преобразователя 12.2 может быть осуществлена в виде типового универсального программируемого синхронно-асинхронного приемопередатчика, на базе интегральной микросхемы PCI КР580ИК51, описанной в [Гришин Г.Г., Мошков А.А., Ольшанский О.В. и др. Микропроцессоры: Справочное пособие для разработчиков судовой РЭА. 2-е изд. - Л.: Судостроение, 1988. С.66-74, рис.3.14].

Аутентификатор приоритетов 13, структурная схема которого приведена на фиг.4, предназначен для записи, хранения результатов анализа приоритетов и математически корректной верификации наименьшего номера абонента (верификации абонента с наивысшим приоритетом) путем преобразования определенных (распознанных) неоднозначно (недостоверно, неполно) исходных данных, характеризующих приоритет абонентов, к виду, пригодному для однозначного принятия достоверного решения об уровне приоритета конкретного абонента вычислительной системы.

Аутентификатор приоритетов 13 состоит из программируемого вычислителя 13.1, первого 13.2 и второго 13.3 запоминающих элементов. При этом J-разрядный вход I и J-разрядный вход Е программируемого вычислителя 13.1 являются соответственно первым 131 и вторым 132 J-разрядными входами аутентификатора приоритетов 13. Вход OE_I разрешения выходов А и вход ОЕ_E разрешения выходов В программируемого вычислителя 13.1 являются соответственно первым 135 и вторым 136 контрольными входами аутентификатора приоритетов 13, J выходов А (A₁-A_J) и J выходов В (B₁-B_J) программируемого вычислителя 13.1 соединены соответственно с J входами 13.2-1₁-13.2-1_J первого 13.2 и J входами 13.3-1₁-13.3-1_J второго 13.3 запоминающих элементов. Причем J выходов 13.2-2₁-13.2-2_J первого 13.2 и J выходов 13.3-2₁-13.2-2_J второго 13.3 запоминающих элементов являются соответствующими J выходами соответственно первой 133₁-133_J и второй 134₁-134_J групп J выходов аутентификатора приоритетов 13.

Программируемый вычислитель 13.1 аутентификатора приоритетов 13 предназначен для осуществления процедуры преобразования определенных (распознанных) неоднозначно (недостоверно, неполно) исходных данных, характеризующих приоритет абонентов, к виду, пригодному для однозначного принятия достоверного решения об уровне приоритета конкретного абонента.

Программируемый вычислитель 13.1 представляет собой серийно выпускаемую микропроцессорную секцию (МПС или MPS - Micro-Processoring Section) типа MPS K1804BC1, подробно описанную в [Гришин Г.Г., Мошков А.А., Ольшанский О.В. и др. Микропроцессоры: Справочное пособие для разработчиков судовой РЭА. 2-е изд. - Л.: Судостроение, 1988. С.243-281, рис.7.1 и 7.2]. Программируемый вычислитель 13.1 в виде микропроцессорной секции MPS K1804BC1 используется как программируемое параллельное арифметико-логическое устройство (АЛУ), обладающее возможностью наращивания разрядности и имеющее два J-разрядных входа, где J=]log₂N[, два входа разрешения выходов и две группы выходов по J выходов в каждой группе.

Первый 13.2 и второй 13.3 запоминающие элементы аутентификатора приоритетов 13 аналогичны по структуре, функциональному предназначению и служат для записи и хранения кода, содержащего верифицированные результаты анализа приоритетов - кода, соответствующего наименьшему номеру АБ, содержащему сигнал запроса из очереди соответственно второго и первого порядка. Первый 13.2 и второй 13.3 запоминающие элементы могут быть технически реализованы на базе серийно выпускаемого программируемого запоминающего устройства с J входами и J выходами в соответствии с описанием, представленным в работе [Гусев В.В., Лебедев О.Н., Сидоров A.M. Основы импульсной и цифровой техники. - СПб.: СПВВИУС, 1995. С.197-199, рис.6.10].

Абонентские блоки 1₁-1_N, входящие в общую структурную схему, предназначены для контроля поступления сигналов запросов, контроля оставшегося времени ожидания, а также выработки управляющих сигналов по истечении установленного времени ожидания для каждого запроса. Принцип действия и структурная схема (фиг.5) любого n-го АБ (1_n) из N абонентских блоков аналогичны, известны и подробно описаны в прототипе (см. патент РФ №2186420, G 06 F 9/46, 2002, бюл. №21).

Генератор тактовых импульсов 2, входящий в общую структурную схему, предназначен для выработки синхронизирующей последовательности импульсов. Техническая реализация генератора тактовых импульсов 2 возможна на базе серийно выпускаемого генератора тактовых импульсов, описанного в работе [Шило В.Л. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1987. С.50-53].

Элемент ИЛИ 4, входящий в общую структурную схему, предназначен для объединения выходных сигналов определенного логического уровня, поступающих с выходов первого 7 и второго 10 N-входовых элементов И-НЕ. Элемент ИЛИ 4 может быть технически реализован на базе серийно выпускаемого элемента ИЛИ, подробно описанного в [Гусев В.В., Лебедев О.Н., Сидоров A.M. Основы импульсной и цифровой техники. - СПб.: СПВВИУС, 1995. С.24-26, рис.1.7].

Элемент И-НЕ 5, входящий в общую структурную схему, предназначен для выработки сигналов низкого либо высокого логического уровня и соответственно разрешения либо запрещения трансляции данных селектору-мультиплексору 6. Элемент И-НЕ 5 может быть технически реализован на основе серийно выпускаемого элемента И-НЕ, как показано в [Гусев В.В., Лебедев О.Н., Сидоров A.M. Основы импульсной и цифровой техники. - СПб.: СПВВИУС, 1995. С.26-28, рис.1.9(а)].

Селектор-мультиплексор 6, входящий в общую структурную схему, предназначен для коммутации либо J первичных 62₁-62_J либо J вторичных 63₁-63_J входов селектора-мультиплексора 6 на его J-разрядный выход 65. Частный случай технической реализации селектора-мультиплексора 6 описан в [Мальцев П.П., Долидзе Н.С.и др. Цифровые интегральные микросхемы: справочник. - М.: Радио и связь, 1994. С.34-35].

Первый 7 и второй 10 N-входовые элементы И-НЕ, входящие в общую структурную схему, аналогичны по структуре и принципу действия, предназначены для установления высокого уровня выходного сигнала при наличии в очереди (соответственно первого и второго порядка) хотя бы одного сигнала запроса. Первый 7 и второй 10 N-входовые элементы И-НЕ могут быть технически реализованы на основе серийно выпускаемого многовходового элемента И-НЕ, как показано в [Гусев В.В., Лебедев О.Н., Сидоров A.M. Основы импульсной и цифровой техники. - СПб.: СПВВИУС, 1995. С.26-28, рис.1.9(б)].

Первый 8 и второй 9 шифраторы приоритетов, входящие в общую структурную схему, аналогичны по структуре и принципу действия, предназначены для преобразования сигнала низкого уровня на одном из их входов в двоичный код на выходе, причем преобразование осуществляется с учетом предварительных приоритетов сигналов, соответствующих начальным (не верифицированным) номерам входов. Первый 8 и второй 9 шифраторы приоритетов могут быть технически реализованы на базе серийно выпускаемых шифраторов, как показано в [Шило В.Л. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1987. С.147-148].

Устройство обслуживания разноприоритетных запросов абонентов вычислительной системы функционирует следующим образом. Известно [1-5], что с точки зрения верификации абонента с наивысшим приоритетом, существует возможность распознавания (определения) данных, характеризующих приоритет абонентов, заданных как количественно, так и качественно (недостоверно, неполно, противоречиво). Эта возможность реализуется с использованием нейросетевых вычислительных методов и алгоритмов, позволяющих путем последовательных нейросетевых преобразований данных, характеризующих приоритет абонентов, осуществить переход от недостоверно (недостаточно, неполно) распознанных (определенных) данных, к виду данных, пригодному для однозначного принятия достоверного решения об уровне приоритета конкретного абонента вычислительной системы.

При этом начальный номер (приоритет) абонента, под которым он запросил ресурс вычислительной системы, может быть верифицирован на основе математических методов принятия решений в слабоструктурированных задачах - нейросетевых вычислительных методов и алгоритмов, которые достаточно просто могут быть аппаратно реализуемы.

Нейросетевые вычислительные методы и алгоритмы работают на основе экспертных оценок, а для решения задачи объединения мнений экспертов, знания которых используются для верификации приоритета абонента, используется один из типовых вычислительных алгоритмов теории нейронных сетей - нейросетевой экстраполирующий вычислительный алгоритм или так называемая экстраполирующая нейронная сеть (ЭНС), являющаяся разновидностью известных вычислительных моделей ассоциативной памяти [1-5].

Вычислительный нейросетевой алгоритм (экстраполирующая нейронная сеть) такого класса состоит из двух слоев вычислителей (нейронов) - входного слоя S_a и выходного слоя S_b. Входной слой S_a состоит из J_вх нейронов, обладающих набором прямых и обратных связей с J_вых нейронами выходного слоя S_b, причем количество входных и выходных образов J равно (J=J_вх=J_вых=]log₂N[) и зависит от количества экспертов и соответствующего количества входов устройств аппаратной реализации нейросетевого алгоритма. В нашем случае J может принимать значения от 2 (двух) до 20 (двадцати), соответствующие количеству входов микропроцессорной секции MPS K1804BC1, на базе которой построен программируемый вычислитель 13.1 аутентификатора приоритетов 13.

В ЭНС используется так называемая когнитивная карта, полностью задаваемая матрицей связей и характеризующая причинно-следственные отношения текущих приоритетов абонентов, влияющих на принятие в устройстве достоверного решения об уровне приоритета конкретного абонента вычислительной системы. Когнитивная карта формулируется экспертами, принцип формирования когнитивных карт подробно описан в работах [2, 3]. При этом J ветвей алгоритма отвечают за преобразование мнений экспертов о недостоверно (неполно) распознанных (определенных) приоритетах абонентов к виду, пригодному для однозначного распознавания приоритета.

На вход вычислительного нейросетевого алгоритма (ЭНС) поступает входной образ - данные, характеризующие приоритет абонентов и распознанные (определенные) как количественно, так и качественно (недостоверно, неполно, противоречиво). Определяется, какие из данных, характеризующих приоритет абонентов в данный момент времени, распознаны количественно, а какие данные идентифицированы неопределенно (недостоверно, неточно). В целях верификации абонента с наивысшим приоритетом необходимо математически корректно, используя ЭНС, преобразовать распознанные недостоверно (неполно) данные.

Этапы функционирования вычислительного нейросетевого алгоритма (ЭНС) подробно, алгоритмически и аналитически описаны в [3].

На выходе вычислительного нейросетевого алгоритма (ЭНС) имеем выходной образ - данные, которые полностью (достоверно) характеризуют интегрированное мнение экспертов о принадлежности приоритета конкретного абонента к пространству достоверных, верифицированных приоритетов высшего порядка.

Рассмотренный в [1, 2, 5] и детально описанный в [3] вычислительный нейросетевой алгоритм позволяет устранить неопределенность (недостоверность, неполноту) данных, характеризующих приоритет абонентов, позволяет однозначно распознать (верифицировать) истинный приоритет конкретного абонента в текущий момент времени, а в конечном итоге, повысить достоверность аутентификации абонентов в условиях, присущих реальной динамике процесса функционирования систем обмена данными и ЛВС - в условиях неопределенности (недостоверности, недостаточности, неполноты и противоречивости) данных об истинном номере абонента.

С учетом этого осуществляется достоверная аутентификация (распознавание приоритетов) и, в соответствии с верифицированным приоритетом, реализация потребностей абонентов в вычислительном ресурсе в заявленном устройстве. Перед началом работы устройства с его K-разрядных входов «Код максимального времени ожидания» через K-разрядные входы 012₁-012_N абонентских блоков 1₁-1_N на информационные входы D₁-D_K счетчиков 1.1₁-1.1_N (см. фиг.5) поступают значения кода, задающие максимальное время ожидания обслуживания запросов. Тем самым обеспечивается инициализация счетчиков 1.1₁-1.1_N АБ 1₁-1_N. Причем наименьшему времени ожидания соответствует наибольший код, являющийся дополнением до максимального числа, представимого в K-разрядном коде.

В начальный период, когда запросы на обслуживание отсутствуют, на всех N запросных входах устройства и на соответствующих запросных входах 011₁-011_N абонентских блоков 1₁-1_N установлены низкие логические уровни. Трехвходовые элементы И 1.3₁-1.3_N всех АБ закрыты, тактовые импульсы от генератора тактовых импульсов 2 через трехвходовые элементы И