Устройство для приема и синхронизации двухуровневого кодированного сигнала

Устройство для приема и синхронизации двухуровневого кодированного сигнала

Иллюстрации

Показать все

Реферат

Изобретение относится к области вычислительной техники, предназначено для приема двухуровневого кодированного дифференциального сигнала двоичного последовательного самосинхронизирующегося кода с преобразованием в двухразрядный цифровой сигнал Z(1:0) и последующим помехоустойчивым выполнением полной функции синхронизации этого сигнала с помощью входной непрерывной последовательности тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного сигнала OZ приема бита кода и выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ, и может быть использовано в качестве синхронного помехоустойчивого формирователя синхронизированного сигнала OZ приема бита кода и синхросигналов OCZ, ОРС, OPZ для любого двухуровневого кода класса 1В2В, в частности манчестерского по ГОСТ 26765.52-87 (зарубежные стандарты MIL-STD-1533B и MIL-STD-1773), биимпульсного или Миллера по ГОСТ 27232-87 и т.п.

Двухуровневые коды 1В2В получили широкое распространение благодаря высокой помехозащищенности и простоте преобразования и выделения сигнала битовой синхронизации [1, с.152]. Любой двухуровневый код 1В2В является избыточным и получается в процессе преобразования абсолютного безызбыточного кода NRZ без возврата к нулю так, что в каждом битовом интервале Т передачи информации каждый бит "0" (или "1") кода NRZ преобразуется по соответствующему алгоритму в два бита кода 1В2В, каждый из которых имеет длительность Т/2 - см., например, [1, с.149-153: 6.7. Способы цифровой модуляции].

Предлагаемое устройство может использоваться как составная часть при построении различных цифровых устройств (декодеров, ретрансляторов, конвертеров интерфейсов с временной компрессией/декомпрессией для согласования низкочастотных интерфейсов через одну высокопроизводительную локальную вычислительную сеть - см. [1, с.83-84: 3.8. Конверторы интерфейсов]) для обмена информацией с помощью цифрового дифференциального (разностного) сигнала

двухуровневого кода 1В2В в системах проводной связи в сложной помеховой обстановке при значительных величинах синфазной помехи

искажающей обе компоненты

сигнала U(1), т.е. при высоких значениях показателя помехоустойчивости

где

|X|max - оператор выделения максимального значения модуля величины Х=Uc/Ug;

IUa и IUb - соответственно первая и вторая компоненты сигнала U(1), измеряемые относительно общей шины (корпуса) устройства;

Ug=|U|min - модуль минимального информационного значения сигнала U(1).

Известно [2, с.41], что практически никакие методы экранирования и разнесения проводов линий цифровой связи от энергетических проводов не могут гарантировать отсутствие в линии связи (ЛС) наводок (помех). Это означает, что полезный сигнал U(1) всегда существует совместно с помехами, и задача заключается в гарантированном, т.е. с определенным запасом устойчивости, выделении сигнала на фоне помех. С учетом реальной естественной помеховой обстановки в [2, с.41] считают, что условием бесперебойной работы аппаратуры является сигнал помехи в ЛС, не превышающий |Uc|≈10÷20 В. Однако в общем случае эта величина синфазной помехи для многих применений может быть явно заниженной [3, с.283]. Например, известен измерительный усилитель с допустимым уровнем синфазной помехи до 50 В [3, с.279, рис.7.7г]. На основании [2, с.41] и [3, с.283] определяем, что для сигнала U(1) кода 1В2В, описанного соотношениями (6)÷(12), для расчета показателя К (5) величину |Uc|max можно оценить величиной

В процессе ввода информации цифровой дифференциальный сигнал U (1) приемником-преобразователем первоначально преобразуется однозначно в цифровой сигнал, который в прямом коде Z(1:0)=Z1Z0 означает следующее:

пауза в передаче информации,

прием бита "0" кода 1В2В,

прием бита "1" кода 1В2В,

запрещенная комбинация,

причем запрещенная комбинация (10) возможна как переходная в течение некоторого времени из-за гистерезисной передаточной характеристики приемника-преобразователя сигнала U(1) при переключении с приема (8) или (9) соответственно на прием (9) или (8) при прямоугольной форме сигнала U(1).

Далее сигнал Z(1:0) вводится в цифровую систему (сложный асинхронный или синхронный автомат с памятью), которая функционирует обычно по непрерывной последовательности тактовых импульсов 1C единого системного тактового генератора, по отношению к частоте которого сигнал Z(1:0) является асинхронным и искаженным помехами. В общем случае следует также учитывать (см., например, [4]), что в предлагаемом устройстве (как любом микроэлектронном устройстве) можно выделить каналы связи для передачи сигналов, каждый из которых содержит источник сигнала, ЛС и приемник сигнала. Любой канал связи может быть как источником, так и приемником помех. В реальных условиях на каналы связи могут воздействовать несколько источников внешних индустриальных или естественных помех и внутренних помех с различными видами паразитных связей (емкостной, индуктивной, резистивной или комплексной).

Таким образом, синхронизируемый кодированный сигнал Z(1:0) маскируется помехами, и в общем случае задача его полной синхронизации должна решаться с учетом возможного искажения его различными помехами, в частности фазовыми помехами джитттером (jitter - дрожание) и вандером (wander - странствие), обусловленными, например, перекрестными помехами от других ЛС, пульсациями напряжений питания передатчика и приемника-преобразователя сигнала U(1), неблагоприятными кодовыми комбинациями при формировании сигнала U(1) линейным передатчиком, механической вибрацией, при которой некоторые радиоэлектронные элементы могут работать как преобразователи механической энергии в электрическую, дневными-ночными перепадами температуры (сверхнизкочастотным вандером) - см., например, [5, с.5].

В процессе ввода информации с помощью тактовых импульсов IC следует помехоустойчиво выполнять полную функция тактовой синхронизации сигнала Z(1:0) двухуровневого кода 1В2В, которая заключается в помехоустойчивом формировании синхронизированного сигнала OZ приема бита кода 1В2В и выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ.

Здесь следует отметить (см., например, [6], [7, с.251, с.252]), что в процессе ввода информации корректная синхронизация синхронизируемого сигнала Z(1:0), с помощью входных тактовых импульсов IC, по отношению к которым этот сигнал асинхронен, возможна при определении частоты 1/Tic тактовых импульсов IC исходя из условия

при выборе k≥4 с учетом быстродействия элементной базы устройства и реальных допусков на джиттер сигнала Z(1:0),

где

Tz - переменный в определенных пределах период синхронизируемого сигнала Z(1:0);

T1z и T2z - длительность нулевой и единичной фаз неискаженного синхронизируемого сигнала Z(1:0) при Z(1:0)=01 и Z(1:0)=10 соответственно;

Tic - длительность периода входного тактового сигнала IC;

T0ic и T1ic - длительность нулевой и единичной фаз тактового сигнала IC при IC=0 и IC=1 соответственно.

Известно также (см., например, [2, с.32-35], [8]), что при передаче сигнала U(1) по согласованной (при R=Ri) или несогласованной (при R<Ri для снижения энергетического уровня обмена информацией) ЛС существенное значение имеет форма U(1), трансформирующаяся в длительности переключения с приема (8) на прием (9) и наоборот, и длительности T1z и T2z, где R и Ri - волновое сопротивление ЛС и входное сопротивление приемника-преобразователя сигнала IUa (или IUb) соответственно. Практически при прямоугольной форме сигнала U(1) даже при R=Ri по каждому изменению сигнала U(1) в ЛС существует переходный процесс длительности Тпп [8, с.117], например при длине ЛС 15 м длительность Тпп≤75 нс. В этой связи для обеспечения наиболее помехоустойчивого ввода информации сигналом U(1) кода 1В2В необходимо использовать приемник-преобразователь с высоким входным сопротивлением, малой входной емкостью и предпочтительно с гистерезисной передаточной характеристикой [8, с.118], а сигнал U(1) целесообразно формировать трапецеидальным с длительностью фронта или среза, равной Т/4 [2, с.34, рис.2.3. трапециидальная форма импульсов], что обеспечивает максимальную пропускную способность ЛС.

Принимая во внимание (7)-(11), для дальнейшего описания выполнение полной функции тактовой синхронизации сигнала Z(1:0) c помощью тактовых импульсов IC определим как формирование выходного синхронизированного сигнала OZ=0 (или OZ=1) приема бита кода 1В2В длительности

формирование выходного синхросигнала (синхронизирующего сигнала) битовой синхронизации OCZ длительности

при каждом обнаружении информационного перехода синхронизируемого сигнала Z(1:0) из состояния "00" в состояние "01" или "10", или из состояния "01" (или "10") в состояние "10" (или "01"), формирование выходного синхросигнала начала паузы ОРС длительности Topc=Tic при обнаружении перехода сигнала Z(1:0) из состояния "01" или "10" в состояние "00" и, после окончания синхросигнала ОРС, формирование выходного синхросигнала паузы OPZ длительности Topz, кратной целому числу периодов Tic,

где

T0oz или T1oz - длительность нулевой или единичной фазы сигнала OZ при OZ=0 или OZ=1 соответственно;

К - целое число, не меньшее "2".

С учетом (11)-(13) длительность каждого изменения сигнала Z(1:0) обозначим через TXz, и в процессе синхронизации изменение сигнала Z(1:0), в зависимости от длительности TXz, определим как помеху при

как корректный информационный сигнал при

или как сигнал с неопределенным (искаженным) временным параметром

который в процессе обработки может быть отнесен к помехе (14) или к корректному сигналу (15),

где

Х - десятичное число "0", "1", "2" и "3", соответственно определяющее значение "00", "01", "10" и "11" сигнала Z(1:0);

Р - пороговое целое число, не меньшее "1", выбираемое с учетом (12).

Очевидно, что при искажении сигнала Z(1:0) всевозможными помехами, в том числе и переходным процессом длительностью Тпп по каждому изменению сигнала U(1), наличие интервала неопределенности типа (16) длительностью Tic принципиально неустранимо, так как обусловлено асинхронностью помех и сигнала Z(1:0) относительно импульсов IC.

Следует также сказать, что для удовлетворения показателя помехоустойчивости К (5) декодера ограничению (6) на входах его приемника-преобразователя целесообразно установить высокоомные делители - см., например, [2, с.67, рис.4.13]. Очевидно, что это приведет к снижению порога срабатывания приемника-преобразователя, т.е. к снижению помехоустойчивости формирования сигнала Z(1:0) при воздействии на приемник-преобразователь внешних и внутренних помех.

На основании изложенного можно сказать, что при построении современных цифровых систем обработки информации и управления и их составных частей проблема учета помех практически всегда актуальна вследствие наличия различных внешних и внутренних помех, снижения энергетического уровня информационных сигналов, усложнения систем и их составных частей и увеличения длины и числа внешних связей.

Таким образом, при вводе информации в цифровую систему возникает необходимость синхронизации сигнала Z(1:0) с учетом (7)-(16) и возможного искажения этого сигнала различными помехами, в их числе переходным процессом в ЛС длительностью Тпп по каждому изменению сигнала U(1) кода 1В2В.

Здесь следует отметить, что в асинхронной системе синхронизация (изменение состояния асинхронного автомата с памятью при установленных входных информационных сигналах) производится с помощью соответствующих синхроимпульсов (при формировании с помощью тактовых импульсов IC длительность синхроимпульса совпадает с длительностью T0ic, нулевой при IC=0, или длительность T1ic единичной фазы при IC=1 периода Tic=T0ic+T1ic тактовых импульсов IC), а в синхронной системе синхронизация (изменение состояния синхронного автомата с памятью при установленных входных информационных сигналах) осуществляется логически по функции "И", т.е. по фронтам (переходам из "0" в "1") или срезам (переходам из "1" в "0") тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов тактовых импульсов IC.

В настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам единого генератора тактовых импульсов с помощью синхросигналов - см., например, [9, с.121-123: 3.5. Введение в проблематику и методику проектирования автоматов с памятью].

На основании изложенного выше можно сказать, что создание устройства для приема и синхронизации двухуровневого кодированного сигнала U(1) кода 1В2В для ввода информации в синхронную цифровую систему с требуемыми характеристиками и учетом ограничения (6) и определений (7)-(16) при приемлемых аппаратурных затратах представляет актуальную техническую задачу, решение которой позволит в целом повысить качество разрабатываемых синхронных цифровых систем для ввода и обработки информации, являющихся составными частями современных информационно-измерительных комплексов.

Известно устройство [10], являющееся частью технического решения [10] и содержащее линейный блок (приемник-преобразователь), формирователь импульсов, вход сигнала U(1) кода 1В2В (в частности, манчестерского), являющийся входом линейного блока, выходы сигналов Z1 и Z0 кода Z(1:0), являющиеся выходами линейного блока и соединенные с первым и вторым входами формирователя импульсов соответственно, и импульсный выход короткого импульса CZ битовой синхронизации кода 1В2В, являющийся выходом формирователя импульсов, содержащего триггер, три элемента И-НЕ, первый вход сигнала Z1, соединенный с информационным входом триггера и первым входом первого элемента И-НЕ, второй вход которого соединен с инверсным выходом сигнала NTZ триггера, прямой выход сигнала TZ которого соединен с первым входом второго элемента И-НЕ при NTZ=!TZ (где "N=!" - оператор операции "НЕ" на языке ABEL), второй вход сигнала Z0, являющийся вторым входом второго элемента И-НЕ, и импульсный выход импульса CZ, соединенный с тактовым входом триггера и выходом третьего элемента И-НЕ, входы которого соединены с выходами первого и второго элементов И-НЕ.

Функционирование устройства [10] как асинхронного автомата с памятью можно описать как последовательность его переходов из состояния паузы (СП)

в единичное состояние (ЕС)

из ЕС (18) в нулевое состояние (НС)

из НС (19) в ЕС (18), и из ЕС (18) или НС (19) в СП (17) при сбросе триггера в TZ=0 по сигналу сброса NR=(Z1#Z0)=0, где "#" - оператор операции "ИЛИ" на языке ABEL, причем каждый переход устройства [10] из СП (17) в ЕС (18) и из ЕС (18) (или НС (19)) в НС (19) (или ЕС (18)) осуществляется по фронту импульса CZ, который вырабатывает формирователь импульсов согласно логической формуле CZ=[(Z1&NTZ) # (Z0&TZ)], где "&" - оператор операции "И" на языке ABEL. Длительность импульса CZ можно оценить величиной Tcz=3·Тз, которая определяется задержкой фронта импульса CZ через триггер, первый (или второй) элемент И-НЕ и третий элемент И-НЕ, где Тз - средняя задержка распространения сигнала через любой элемент формирователя.

При помехоустойчивом формировании сигнала Z(1:0) в ЕС (18) или НС (19) триггер функционирует корректно и находится в состоянии TZ=Z1, и сигнал CZ формируется помехоустойчиво. Если в процессе формирования сигнала Z(1:0) появляется кратковременная помеха длительностью ≥Tcz, заключающаяся, например, при TZ=0 (или 1) в переходе сигнала Z(1:0) из состояния "01" (или "10") в переходное состояние "11", то устройство сформирует помеховый импульс CZ.

Основным недостатком устройства [10] является низкая помехоустойчивость, поскольку оно предназначено для формирования коротких импульсов CZ битовой синхронизации кода 1В2В только при помехоустойчивом информационном изменении сигнала Z(1:0) кода 1В2В.

Известно устройство [6], являющееся частью технического решения [6] и содержащее генератор импульсов, первый и второй триггеры, тактовые входы которых соединены к выходу тактовых импульсов IC генератора импульсов, элемент Исключающее ИЛИ, вход сигнала IZ бита кода 1В2В (в частности, манчестерского), являющегося информационным входом первого триггера, выход синхронизированного сигнала OZ бита кода 1В2В, соединенный с выходом первого триггера и информационным входом второго триггера, и выход синхросигнала битовой синхронизации OCZ, являющийся выходом элемента Исключающее ИЛИ, второй вход которого соединен с выходом сигнала Х2 второго триггера.

С учетом (11)-(16) при Р=1, в зависимости от значений длительностей T0iz при IZ=0 и T1iz при IZ=1, работу устройства [6] можно описать как последовательность переходов устройства из нулевого состояния (НС)

или единичного состояния (ЕС)

в переходное состояние (ПС)

и из ПС (22) в ЕС (21) или НС (20) в процессе формирования синхросигнала битовой синхронизации OCZ по формуле

где Y - обобщенный признак переходного состояния устройства, определяемый формулой

где "$" и "#" - операторы операций "Исключающее ИЛИ" и "ИЛИ" на языке ABEL.

Если входной сигнал IZ формируется корректно согласно (15) (т.е. T0iz или Т1iz≥2·Tic), то переход устройства из НС (20) (или ЕС (21) в ЕС (21) (или НС (20)) осуществляется регулярно так, что при переключении сигнала IZ в "1" (или "0") устройство переходит в ПС (22), и по ближайшему фронту тактового сигнала первый триггер переключается в "1" (или "0"), элемент Исключающее ИЛИ устанавливает сигнал OCZ=1, а по фронту следующего импульса IC второй триггер переключается в "1" (или "0"), элемент Исключающее ИЛИ формирует сигнал OCZ=0, и устройство переходит из ПС (22) в ЕС (21) (или НС (20)).

Если входной сигнал IZ маскируется помехой (т.е. иногда формируется согласно (14) при T0iz или T1iz≤Tic), то переход устройства из НС (20) (или ЕС (21)) в ПС (22) и из ПС (22) обратно в НС (20) (или ЕС (21)) может осуществляться с формированием помехового синхросигнала OCZ=1 в течение 2·Tic. В этом случае при переключении сигнала IZ в "1" (или "0") устройство переходит в ПС (22), и если этот переход попадает в зону тактирования сигнала IC, то по ближайшему фронту этого сигнала первый триггер переключается в "1" (или "0"), элемент Исключающее ИЛИ устанавливает сигнал OCZ=1. Затем сигнал IZ возвращается в исходное состояние "0" (или "1"). Далее по фронту следующего импульса IC первый триггер возвращается в исходное состояние "0" (или "1"), а второй триггер переключается в "1" (или "0"), элемент Исключающее ИЛИ формирует сигнал OCZ=1, а по фронту следующего импульса IC второй триггер возвращается в "0" (или "1"), элемент Исключающее ИЛИ формирует сигнал OCZ=0, и устройство возвращается в исходное состояние НС (20) (или ЕС (21)).

Основным недостатком устройства [6] является низкая помехоустойчивость, поскольку оно предназначено для формирования синхронизированного сигнала OZ и синхросигнала битовой синхронизации OCZ только при помехоустойчивом изменении сигнала IZ=Z1 или IZ=TZ=Z1 согласно (15), где TZ - сигнал, формируемый, например, формирователем технического решения [10].

Из известных технических решений наиболее близким по технической сущности к предлагаемому является устройство [11], содержащее приемник-преобразователь, входы первой и второй компонент цифрового дифференциального сигнала (1), являющиеся первым и вторым входами приемника-преобразователя соответственно, элемент И, счетчик, три элемента ИЛИ, элемент И-НЕ, тактовый вход импульсов IC, являющийся первым входом элемента И-НЕ, кодовый вход кода порога Р[3:0] обнаружения паузы, являющийся кодовым входом счетчика, вход начального сброса, являющийся входом сброса счетчика, и пять выходов, первый из которых является выходом инверсного сигнала ONZ1 приема "1" кода и соединен с первым входом элемента И и первым выходом приемника-преобразователя, второй выход которого является выходом инверсного сигнала ONZO приема "0" кода и соединен с вторым выходом устройства и вторым входом элемента И, выход которого является выходом потенциального сигнала паузы OPZ=!(Z1#ZO) и третьим выходом устройства, который соединен с инверсным асинхронным входом записи счетчика, выходы старших разрядов кодового выхода которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, четвертый выход устройства является выходом инверсного синхроимпульса начала паузы ONCP и соединен с выходом второго элемента ИЛИ, второй вход которого соединен с вычитающим счетным входом счетчика и выходом элемента И-НЕ, второй вход которого соединен с пятым выходом устройства инверсного потенциального сигнала паузы ONPZ и выходом третьего элемента ИЛИ, второй вход которого соединен с выходом младшего разряда кодового выхода счетчика, причем приемник-преобразователь содержит два входа, два компаратора, первый и второй выходы, являющиеся выходами первого и второго компараторов соответственно, два ограничителя напряжений и четыре делителя напряжений, выходы первого и второго из которых соединены с первым и вторым входами первого ограничителя и с инвертирующим и неинвертирующим входами первого компаратора соответственно, инвертирующий и неинвертирующий входы второго компаратора соответственно соединены с выходами третьего и четвертого делителей и первым и вторым входами второго ограничителя, первый вход приемника-преобразователя соединен с первыми входами первого и четвертого делителей, первые входы второго и третьего делителей соединены со вторым входом приемника-преобразователя, вход отрицательного напряжения смещения которого соединен со вторыми входами первого и третьего делителей, общая шина (корпус) приемника-преобразователя соединена со вторыми входами второго и четвертого делителей, каждый из делителей содержит два резистора, первый вход, соединенный с первым выводом первого резистора, выход, соединенный с первым входом первого резистора и вторым входом второго резистора, и второй вход, соединенный со вторым выводом второго резистора, а каждый из ограничителей содержит два диода, первый вход, соединенный с анодом первого диода и катодом второго диода, и второй вход, соединенный с катодом первого диода и анодом второго диода.

Первый компаратор с первым и вторым делителями (или второй компаратор с третьим и четвертым делителями) образуют триггер Шмитта, а каждый из компараторов может быть выполнен, например, на основе интегрального компаратора с открытым коллекторным выходом (в частности, на интегральной микросхеме К554СА3) и двух резисторах так, что первые выводы обоих резисторов соединены с выходом интегрального компаратора, являющегося выходом первого (или второго компаратора), неинвертирующий и инвертирующий входы которого являются соответственно неинвертирующим и инвертирующим входами интегрального компаратора, неинвертирующий вход которого соединен со вторым выводом первого резистора, а второй вывод второго резистора соединен с шиной источника питания +5 В.

Показатель помехоустойчивости К (5) устройства [11] при Ug=7 В определяется параметрами приемника-преобразователя. В частности, при сопротивлении R1=10 кОм первого и сопротивлении R2=2 кОм второго резистора каждого делителя напряжений приемника-преобразователя показатель K≈11, т.е. декодер [10] по помехоустойчивости с запасом удовлетворяет ограничению (6). Легко видеть, что наличие в составе каждого компаратора устройства [11] входного делителя напряжения U(1) с коэффициентом передачи Кп=1/6 приводит к снижению порога срабатывания приемника-преобразователя, т.е. к снижению помехоустойчивости устройства [11] в течение паузы при воздействии на приемник-преобразователь внешних и внутренних помех.

В течение паузы устройство [11] находится в состоянии паузы (СП)

При поступлении информации в коде 1В2В в течение каждого сообщения устройство [11] формирует двухразрядный асинхронный сигнал ONZ(1:0)≠11, сигналы ONCP=1, ONPZ=1 и сигнал OPZ=0, по которому в счетчик асинхронно записывается код порога Р[3:0] обнаружения паузы, а в начале поступления информации по сигналу OPZ=0 сигнал ONPZ асинхронно переключается в "1".

С наступлением паузы содержимое С[3:0] счетчика по срезу каждого тактового импульса IC начинает уменьшаться от начального значения С[3:0]=Р[3:0]=Р3Р2Р1Р0, и через время обнаружения начала паузы Т1ср

устройство [11] генерирует по 1С=1 синхроимпульс начала паузы ONCP=0, и после его окончания выставляет потенциальный инверсный сигнал паузы ONPZ=0, который не является синхросигналом, поскольку сбрасывается в ONPZ=1 асинхронно по OPZ=0.

Основным недостатком устройства [11] является значительная сложность при ограниченных функциональных возможностях (оно предназначено для работы в цифровой системе по асинхронному сигналу ONZ(1:0), синхроимпульсам ONCP начала паузы и потенциальному сигналу паузы ONPZ, который сбрасывается асинхронным сигналом OPZ=0, т.е. не является синхросигналом и с задержкой по началу логически дублирует сигнал OPZ), и низкая помехоустойчивость (из-за низкого порога срабатывания приемника-преобразователя) при возникновении внешних или внутренних помех в течение паузы или при передаче сигнала U(1) от передатчика на приемник-преобразователь по несогласованной ЛС при Ri>R, где Ri и R - входное сопротивление приемника-преобразователя сигнала IUa (или IUb) и волновое сопротивление ЛС соответственно.

Предлагаемым изобретением решается задача комплексного расширения функциональных возможностей устройства и повышения его помехоустойчивости с помощью непрерывной последовательности входных тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного сигнала OZ приема бита кода 1В2В и выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с заградительной фильтрацией синхронизации цифрового сигнала Z(1:0) двухуровневого кода 1В2В как помехи при длительности каждого изменения этого сигнала, не превышающей пороговой длительности Р·Tic для Р≥2.

Для достижения этого технического результата в устройство для приема и синхронизации двухуровневого кодированного сигнала, содержащее приемник-преобразователь, входы первой и второй компонент дифференциального двухуровневого кодированного сигнала, являющиеся первым и вторым входами приемника-преобразователя соответственно, первые элементы И-НЕ и И, три элемента ИЛИ, тактовый вход, и четыре выхода, введены пять триггеров, второй элемент И-НЕ, два элемента Исключающее ИЛИ, три элемента ИЛИ-НЕ, двухвходовый асинхронный элемент задержки сигнала на его выходе относительно изменения сигнала на одном из двух входов и неизменном единичном сигнале на другом входе этого элемента, второй, третий и четвертый элементы И, тактируемый элемент задержки с задержкой на число тактов, равное или большее единицы, выход синхронизированного сигнала приема бита кода, являющийся первым выходом устройства и прямым выходом первого триггера, выход синхросигнала битовой синхронизации, являющийся вторым выходом устройства, который соединен с тактовым входом первого триггера, первыми входами первых элементов ИЛИ-НЕ и ИЛИ и выходом второго элемента ИЛИ-НЕ, первый вход которого соединен с инверсным выходом второго триггера и асинхронным инверсным входом сброса тактируемого элемента задержки, информационный вход которого соединен с прямым выходом третьего триггера, а информационный выход соединен с информационным входом второго триггера, прямой выход которого соединен с первыми входами первого элемента И и второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента И и информационным входом четвертого триггера, инверсный выход которого соединен с входом сброса пятого триггера, информационный вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с прямым выходом пятого триггера и вторым входом третьего элемента И, выход которого является выходом синхросигнала начала паузы и третьим выходом устройства, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, информационный вход и вход сброса третьего триггера соединены с выходом третьего элемента ИЛИ-НЕ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом первого элемента Исключающее ИЛИ и первым входом асинхронного элемента задержки, выход которого соединен с вторым входом четвертого элемента И, третий вход которого соединен с выходом второго элемента Исключающее ИЛИ и вторым входом асинхронного элемента задержки, четвертый выход устройства является выходом синхросигнала паузы, который соединен с прямым выходом четвертого триггера, вторыми входами третьего элемента ИЛИ-НЕ и второго элемента ИЛИ и первыми входами первого и второго элементов И-НЕ, выходы которых соединены соответственно с входами сброса и установки первого триггера, первый выход приемника-преобразователя является выходом прямого сигнала приема бита "1" двухуровневого кодированного сигнала и соединен с вторыми входами первых элементов И-НЕ и ИЛИ-НЕ и первыми входами первого элемента Исключающее ИЛИ и второго элемента Исключающее ИЛИ, второй вход которого соединен с информационным входом и инверсным выходом первого триггера, второй выход приемника преобразователя является выходом прямого сигнала приема бита "0" двухуровневого кодированного сигнала и соединен с вторыми входами второго элемента И-НЕ и первого элемента Исключающее ИЛИ и третьим входом первого элемента ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с вторыми входами второго элемента ИЛИ-НЕ и первого и второго элементов И, тактовый вход устройства соединен с тактовыми входами триггеров с второго по пятый и тактовым входом тактируемого элемента задержки, причем входы установки и сброса всех триггеров устройства являются асинхронными и инверсными и не использованные из них соединены с шиной Логической "1" устройства.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение пяти триггеров, второго элемента И-НЕ, первого и второго элементов Исключающее ИЛИ, трех элементов ИЛИ-НЕ, второго, третьего и четвертого элементов И, асинхронного элемента задержки и тактируемого элемента задержки) предлагаемого устройства, которые (по сравнению с прототипом [11]) комплексно расширяют функциональные возможности предлагаемого декодера и повышают его помехоустойчивость с помощью непрерывной последовательности входных тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного сигнала OZ приема бита кода 1В2В и выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с заградительной фильтрацией синхронизации цифрового сигнала Z(1:0) двухуровневого кода 1В2В как помехи при длительности любого изменении этого сигнала, не превышающей пороговой длительности P·Tic для Р≥2.

На чертеже приведена электрическая функциональная схема устройства для приема и синхронизации двухуровневого кодированного сигнала, содержащего триггеры с первого 1 по пятый 5, приемник-преобразователь 6, первый 7 и второй 8 элементы И-НЕ, первый 9 и второй 10 элементы Исключающее ИЛИ, элементы ИЛИ-НЕ с первого 11 по третий 13, двухвходовый асинхронный элемент 14 задержки сигнала на его выходе относительно изменения сигнала на одном из двух входов и неизменном единичном сигнале на другом входе элемента 14, элементы ИЛИ-НЕ с первого 15 по третий 17, тактовый вход 18, входы 19 и 20 первой и второй компонент дифференциального двухуровневого кодированного сигнала, являющиеся первым и вторым входами приемника-преобразователя 6 соответственно, элементы И с первого 21 по четвертый 24, первый 25 и второй 26 выходы приемника-преобразователя 6, тактируемый элемент 27 задержки с задержкой на число тактов, равное (Р-1) при PS2 (см. определения (14)-(16)), выход синхронизированного сигнала приема бита кода, являющийся первым выходом устройства и прямым выходом первого триггера 1, выход синхросигнала битовой синхронизации, являющийся вторым выходом устройства, который соединен с тактовым входом первого триггера 1, первыми входами первых элементов 11 ИЛИ-НЕ и 15 ИЛИ и выходом второго элемента 12 ИЛИ-НЕ, первый вход которого соединен с инверсным выходом второго триггера 2 и асинхронным инверсным входом сброса тактируемого элемента 27 задержки, информационный вход которого соединен с прямым выходом третьего триггера 3, а информационный выход соединен с информационным входом второго триггера 2, прямой выход которого соединен с первыми входами первого элемента 21 И и второго элемента 16 ИЛИ, выход которого соединен с первым входом второго элемента 22 И, выход которого соединен с первым входом третьего элемента 23 И и информационным входом четвертого триггера 4, инверсный выход которого соединен с входом сброса пятого триггера 5, информационный вход которого соединен с выходом первого элемента 15 ИЛИ, второй вход которого соединен с прямым выходом пятого триггера 5 и вторым входом третьего элемента 23 И, выход которого является выходом синхросигнала начала паузы и третьим выходом устройства, выход первого элемента 21 И соединен с первым входом третьего элемента 17 ИЛИ, информационный вход и вход сброса третьего триггера 3 соединены с выходом третьего элемента 13 ИЛИ-НЕ, первый вход которого соединен с выходом четвертого элемента 24 И, первый вход которого соединен с выходом первого элемента 9 Исключающее ИЛИ и первым входом асинхронного элемента 14 задержки, выход которого соединен с вторым входом четвертого элемента 24 И, третий вход которого соединен с выходом второго элемента 10 Исключающее ИЛИ и вторым входом асинхронного элемента 14 задержки, четвертый выход устройства является выходом синхросигнала паузы, который соединен с прямым выходом четвертого триггера 4, вторыми входами третьего элемента 13 ИЛИ-НЕ и второго элемента 16 ИЛИ и первыми входами первого 7 и второго 8 элементов И-НЕ, выходы которых соединены соответственно с входами сброса и установки первого триггера 1, первый выход 25 приемника-преобразователя 6 является выходом прямого сигнала приема бита "1" двухуровневого кодированного сигнала и соединен с вторыми входами первых элементов 7 И-НЕ и 11 ИЛИ-НЕ и первыми входами первого элемента 9 Исключающее ИЛИ и второго элемента 10 Исключающее ИЛИ, второй вход которого соединен с информационным входом и инверсным выходом первого триггера 1, второй выход 26 приемника-преобразователя 6 является выходом прямого сигнала приема бита "0" двухуровневого кодированного сигнала и соединен с вторыми входами второго элемента 8 И-НЕ и первого элемента 9 Исключающее ИЛИ и третьим входом первого элемента 11 ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента 17 ИЛИ, выход которого соединен с вторыми входами второго элемента 12 ИЛИ-НЕ и первого 21 и второго 22 элементов И, тактовый вход 18 устройства соединен с тактовыми входами триггеров с второго 2 по пятый 5 и тактовым входом тактируемого элемента 27 задержки, причем входы установки и сброса всех триггеров устройства являются асинхронными и инверсными, а не использованные из них соединены с шиной Логической "1" устройства (э