Дифференциальный усилитель с повышенным ослаблением входного синфазного сигнала

Дифференциальный усилитель с повышенным ослаблением входного синфазного сигнала

Иллюстрации

Показать все

Реферат

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях (ОУ)).

Известны схемы классических дифференциальных усилителей (ДУ), реализованных на основе классического параллельно-балансного каскада с источником опорного тока в общей эмиттерной цепи входных транзисторов и токовым зеркалом, выход которого подключен к нагрузке [1-9]. Такие ДУ стали одним из основных элементов современной аналоговой микросхемотехники широко используются в структуре различных прецизионных преобразователей «напряжение-ток» и операционных усилителях. Существенный недостаток таких ДУ состоит в том, что они имеют невысокие значения коэффициента ослабления входного синфазного сигнала (К_ос.сф), который существенно зависит от выходного сопротивления источника опорного тока.

Ближайшим прототипом (фиг.1) заявляемого устройства является дифференциальный усилитель, описанный в патенте США №4.264.873, содержащий входной параллельно-балансный каскад 1 с первым 2 источником опорного тока в общей эмиттерной цепи, выход которого 3 соединен со входом токового зеркала 4, вспомогательный транзистор 5, коллектор которого подключен к выходу токового зеркала 4 и выходу 6 дифференциального усилителя, а эмиттер соединен со вторым 7 источником опорного тока. Источники опорного тока 2 и 7 имеют соответственно выходные проводимости у₂ и у₇. База транзистора 5 связана с источником опорного напряжения E_c1.

Существенный недостаток известного ДУ (фиг.1) состоит в том, что он имеет невысокое ослабление входных синфазных сигналов.

Основная цель предлагаемого изобретения состоит в повышении коэффициента ослабления входных синфазных сигналов ДУ (К_ос.сф).

Поставленная цель достигается тем, что в дифференциальный усилитель (фиг.1), содержащий входной параллельно-балансный каскад 1 с первым 2 источником опорного тока в общей эмиттерной цепи, выход которого 3 соединен со входом токового зеркала 4, вспомогательный транзистор 5, коллектор которого подключен к выходу токового зеркала 4 и выходу 6 дифференциального усилителя, а эмиттер соединен со вторым 7 источником опорного тока, вводятся новые связи - первый источник опорного тока 2 в общей эмиттерной цепи входного параллельно-балансного каскада 1 связан с базой вспомогательного транзистора 5. В частном случае параллельно первому 2 источнику опорного тока включен третий 8 источник опорного тока, идентичный первому 2 и второму 7 источникам опорного тока.

Схема заявляемого устройства в соответствии с п.1 формулы изобретения показана на фиг.2.

На фиг.3 показан заявляемый ДУ в соответствии с п.2 формулы изобретения, а на фиг.4 - конкретная реализация ДУ фиг.3. Здесь источники опорного тока 2, 7 и 12 реализованы на соответствующих биполярных транзисторах, статический режим которых устанавливается двухполюсником I₀.

Схема ДУ в соответствии с п.3 формулы изобретения представлена на фиг.5, а на фиг.6 показан конкретный вариант построения дополнительного повторителя напряжения 13.

Результаты компьютерного моделирования ДУ фиг.1, фиг.4 и 5 в среде PSpice при дифференциальном и синфазном входных сигналах на моделях интегральных транзисторов ФГУП НПП «Пульсар» и параметрах элементов (режимах), указанных на фиг.7 (заявляемый ДУ - фиг.5), фиг.8 (прототип - фиг.1), фиг.9 (заявляемый ДУ - фиг.5), фиг.10 (прототип - фиг.1) показаны на фиг.11, 12 и 13. Причем:

- фиг.7 - схема заявляемого ДУ при подаче на его входы дифференциального сигнала u_ас.1=u_вх;

- фиг.8 - схема ДУ прототипа при подаче на его входы дифференциального сигнала u_ac.2=u_вх;

- фиг.9 - схема заявляемого ДУ (фиг.5) при подаче на его входы синфазного сигнала;

- фиг.10 - схема ДУ прототипа (фиг.1) при подаче на его входы синфазного сигнала;

- фиг.11 - амплитудно-частотная характеристика крутизны (S_дс) преобразования входного дифференциального напряжения заявляемого ДУ (фиг.7) и ДУ прототипа (фиг.8) в их выходные токи;

- фиг.12 - амплитудно-частотные характеристики крутизны преобразования (S_cc) входного синфазного напряжения заявляемого ДУ (фиг.9) и ДУ прототипа (фиг.10) в их выходные токи. Причем измерения проводились при подаче на базы входных транзисторов ДУ относительно общей шины одинаковых напряжений u_c1=u_c2=u_с=u_ac;

- фиг.13 - частотная зависимость коэффициента ослабления входного синфазного напряжения заявляемого (фиг.7, 9) и известного (фиг.8, 10) усилителей.

На фиг.7-13 и в тексте описания приняты следующие обозначения параметров ДУ и элементов схемы:

К_уд - коэффициент передачи дифференциального входного напряжения ДУ u_вх;

К_ус - коэффициент передачи синфазного входного напряжения u_c.

Причем между этими параметрами и коэффициентом ослабления входных синфазных сигналов К_ос.сф существует следующая взаимосвязь

где u_вх - напряжение между входами ДУ;

u_c - синфазное входное напряжение на входах ДУ;

u_вых - выходное напряжение ДУ (u_вых=i_выхR_н);

R_н - сопротивление нагрузки, подключаемое к выходу ДУ;

S_дс - крутизна передачи ДУ по дифференциальному входному сигналу u_вх;

S_cc - крутизна передачи ДУ по синфазному входному сигналу u_c;

C₁=С₂=C_s - емкость на подложку транзисторов источников опорного тока.

Дифференциальный усилитель (фиг.2) содержит входной параллельно-балансный каскад 1 с первым 2 источником опорного тока в общей эмиттерной цепи. Выход 3 каскада 1 соединен со входом токового зеркала 4, причем коллектор вспомогательного транзистора 5 подключен к выходу токового зеркала 4 и выходу 6 дифференциального усилителя, а эмиттер соединен со вторым 7 источником опорного тока. Первый источник опорного тока 2 в общей эмиттерной цепи входного параллельно-балансного каскада 1 связан с базой вспомогательного транзистора 5. Входами 8 и 9 ДУ (фиг.2) являются базы транзисторов 10 и 11.

В соответствии с п.2 формулы изобретения (фиг.3) параллельно первому 2 источнику опорного тока включен третий 12 источник опорного тока, идентичный первому 2 и второму 7 источникам опорного тока.

В соответствии с п.3 формулы изобретения (фиг.5) первый 2 источник опорного тока в общей эмиттерной цепи входного параллельно-балансного каскада 1 связан с базой вспомогательного транзистора 5 через дополнительный повторитель напряжения 13, который в частном случае выполнен на транзисторе 14 и двухполюснике 15 (фиг.6).

Рассмотрим работу заявляемого ДУ на примере анализа схемы (фиг.3).

Если на входы 8 и 9 ДУ (фиг.3) подать синфазное входное напряжение u_c=u_c1=u_c2, то в выходных проводимостях у₂, у₇, у₁₂ источников опорного тока I₂=I₇=I₁₂=I₀ появятся переменные составляющие

Приращения токов i₁₂, i₂ поступают в общую эмиттерную цепь дифференциального каскада 1 и делятся пополам. Как следствие коллекторный ток транзистора 11 (ток выхода 3) и выходной ток i₄ токового зеркала 4

где α₁₁≈1 - коэффициент усиления по току эмиттера транзистора 11;

K_i≈1 - коэффициент усиления по току токового зеркала 4.

С другой стороны коллекторный ток транзистора 5

Таким образом, в выходной цепи 6 заявляемого ДУ происходит взаимная компенсация двух близких по величине токов i_к5 и i₄, обусловленных наличием на его входах 8 и 9 синфазной составляющей входного сигнала u_c:

С учетом (1) и (4) из (5) можно найти, что

Причем крутизна передачи синфазного сигнала и коэффициент передачи u_c на выход ДУ (фиг.3)

где R_н - сопротивление нагрузки ДУ.

Коэффициент передачи ДУ (фиг.3) по дифференциальному входу

где r_э10, r_э11 - сопротивления эмиттерных переходов транзисторов 10 и 11;

ϕ_т≈25 мВ - температурный потенциал;

I₀=I₂=I₇=I₁₂.

В заявляемой схеме в соответствии с П2 формулы изобретения за счет интегральной технологии изготовления транзисторов и схемотехники обеспечивается высокая идентичность выходных проводимостей применяемых источников опорного тока 2, 7 и 12: у₂=у₁₂=у₇=у₀.

Поэтому

где I₀=I₂=I₁₂=I₇, у₀=у₂=у₁₂=у₇.

Так как K_i=1, α₁₁=α₅≈1, из формулы (12) следует, что К_ос.сф в заявляемом ДУ повышается в N раз (по сравнению с ДУ прототипом - фиг.1), где

Реальные значения N достигают одного-двух порядков (N=10÷100 раз).

Полученные выше аналитические выводы подтверждаются результатами моделирования предлагаемых схем в среде PSpice с использованием моделей интегральных транзисторов ФГУП НПП «Пульсар» (г.Москва).

Коэффициент ослабления синфазного входного сигнала ДУ (фиг.5, 7) превышает величину К_ос.сф>94 дБ в достаточно широком диапазоне частот (фиг.13). При этом в заявляемом ДУ (фиг.5, 7) расширяется диапазон частот по дифференциальному сигналу (фиг.11) с 482 до 745 МГц.

В сравнении с ДУ-прототипом (фиг.1, 8), который имеет К_ос.сф=63 дБ до частоты 2,4 МГц, заявляемый ДУ позволяет получить более широкий диапазон частот (f_всс=30,7 МГц) с таким же ослаблением синфазного сигнала (фиг.13).

В рассматриваемой схеме ДУ (фиг.2, 3, 4 и 5) обеспечивается также высокая степень параметрической компенсации влияния температуры и радиации на э.д.с. смещения нуля, обусловленной смещением входных и выходных характеристик транзисторов источников опорного тока 2, 7, 12.

Если изменяется напряжение питания ДУ и, как следствие, ток I_о (фиг.4), то в заявляемом устройстве также уменьшается коэффициент подавления помехи по питанию.

Источники информации

1. Полонников Д.Е. Операционные усилители: Принципы построения, теория, схемотехника. - М., 1983.

2. Патент США №4.264.873, H 03 F 3/45.

3. Патент США №5.365.191, H 03 F 3/45.

4. Патент США №5.936.468, H 03 F 3/45.

5. Патент США №5.551.005, H 03 F 3/45.

6. Патент США №4.783.637, H 03 F 3/45.

7. Патент США №5.291.149, H 03 F 3/45.

8. Патент Японии JP 2004, 040157, H 03 F 3/45.

9. Патент Японии JP 7050528, H 03 F 3/45.

1. Дифференциальный усилитель с повышенным ослаблением входного синфазного сигнала, содержащий входной параллельно-балансный каскад (1) с первым (2) источником опорного тока в общей эмиттерной цепи, выход которого (3) соединен со входом токового зеркала (4), вспомогательный транзистор (5), коллектор которого подключен к выходу токового зеркала (4) и выходу (6) дифференциального усилителя, а эмиттер соединен со вторым (7) источником опорного тока, отличающийся тем, что первый источник опорного тока (2) в общей эмиттерной цепи входного параллельно-балансного каскада (1) связан с базой вспомогательного транзистора (5).

2. Устройство по п.1, отличающееся тем, что параллельно первому (2) источнику опорного тока включен третий (12) источник опорного тока, идентичный первому (2) и второму (7) источникам опорного тока.

3. Устройство по п.1, отличающееся тем, что первый (2) источник опорного тока в общей эмиттерной цепи входного параллельно-балансного каскада (1) связан с базой вспомогательного транзистора (5) через дополнительный повторитель напряжения (13).