Дискретный согласованный фильтр

Дискретный согласованный фильтр

Иллюстрации

Показать все

Реферат

Изобретение относится к технике цифровой связи и сигнализации, а именно к устройствам оптимального асинхронного приема сигналов.

Известны асинхронные адресные системы цифровой связи и сигнализации, структура сообщений в которых представляет собой последовательность кодовых слов (блоков), каждое из которых в общем случае несет n бит информации.

Известен квазиоптимальный дискретный согласованный фильтр [Варакин Л.Е., Системы связи с шумоподобными сигналами. - Радио и связь, 1985, с.364-366, рис 22.2], обеспечивающий прием кодовых последовательностей на видеочастоте, содержащий фильтр низкой частоты, первое решающее устройство, регистр сдвига и весовой сумматор.

Основным недостатком данного квазиоптимального дискретного согласованного фильтра является низкая помехоустойчивость к трансформации принимаемых кодовых последовательностей (прием не тех последовательностей, которые были переданы). Трансформация возникает при асинхронном приеме кодовых последовательностей, когда решение о приеме символа кода (записи его в регистр сдвига) принимается в момент минимального соотношения сигнал-шум на входе первого решающего устройства. Такая ситуация возникает, например, когда между моментами отсчета (принятия решения) на входе фильтра низкой частоты в равной пропорции действуют противоположные символы принимаемой кодовой последовательности, тогда напряжение на выходе фильтра к моменту отсчета будет близко к нулю, а вероятность принятия правильного решения о символе - к 0,5.

Удвоенная частота отсчетов не приводит к принципиальному устранению трансформации, так как имеется возможность возникновения ситуаций, когда на одном такте в регистр будет вписана принимаемая кодовая комбинация, а на следующем - сформированная за счет смеси сигнала и шума ложная кодовая комбинация. Кроме того, удвоение частоты приводит к повышенным потерям в чувствительности по сравнению с оптимальным дискретным согласованным фильтром за счет использования при принятии решения только половины энергии сигнала.

Известен дискретный согласованный фильтр [Авт. св. СССР №620012, кл. Н03Н 7/28], содержащий временной дискретизатор, квантователь, регистр сдвига, весовой сумматор, блок оценки значений помехи с постоянной амплитудой, дополнительный квантователь, инвертор и переключатель. Этот фильтр обладает повышенной помехоустойчивостью к действию помех с постоянной амплитудой.

Известен цифровой согласованный фильтр [Авт. св. СССР №1177061, кл. Н03Н 17/02], содержащий аналоговую линию задержки, сумматор, квантователь, регистр сдвига, весовой сумматор, измеритель эффективного напряжения помехи и фильтр нижних частот.

Недостатками данных фильтров являются:

- низкая помехоустойчивость к трансформации принимаемых кодовых последовательностей;

- повышенные потери в чувствительности.

Наиболее близким по технической сущности к заявленному изобретению является выбранный в качестве прототипа двухканальный квазиоптимальный дискретный согласованный фильтр [Варакин Л.Е., Теория систем сигналов. - Советское радио, 1978, с.147, последний абзац], содержащий генератор тактовых импульсов, линию задержки тактовых импульсов на половину длительности элемента кода и два объединенных схемой ИЛИ идентичных канала, каждый из которых содержит двухсторонний ограничитель, каскад совпадения «1», регистр сдвига и весовой сумматор.

Недостатком данного квазиоптимального дискретного согласованного фильтра является низкая помехоустойчивость к трансформации принимаемых кодовых последовательностей.

Технической задачей изобретения является повышение помехоустойчивости к трансформации сообщений и повышение чувствительности.

Указанная задача достигается тем, что в известное устройство, содержащее последовательно соединенные генератор тактовых импульсов (ГТИ) и линию задержки тактовых импульсов на половину длительности элемента кода (ЛЗ), два регистра сдвига (PC) и весовой сумматор, согласно изобретению введены синхронизирующий триггер, пороговое устройство, последовательно соединенные компаратор выбора канала и инвертор, два канала обработки, каждый из которых содержит последовательно соединенные интегратор со сбросом и компаратор с нулевым порогом срабатывания, последовательно соединенные устройство выборки-хранения (УВХ), квадратор и фильтр низкой частоты (ФНЧ), причем сигнальные входы интеграторов со сбросом объединены и являются входами дискретного согласованного фильтра (ДСФ), входы установки интеграторов со сбросом в исходное состояние и входы стробирования УВХ соединены, соответственно, с выходом ГТИ для первого канала и выходом ЛЗ для второго канала, выходы интеграторов со сбросом соединены с сигнальными входами УВХ соответствующих каналов, выход компаратора с нулевым порогом срабатывания первого канала соединен с информационным входом синхронизирующего триггера, тактовый вход которого соединен с выходом ГТИ, а выход - с информационным входом PC первого канала, выход компаратора с нулевым порогом срабатывания второго канала соединен с информационным входом PC второго канала, выход ФНЧ первого канала соединен с прямым входом компаратора выбора канала, а выход ФНЧ второго канала - с инверсным входом компаратора выбора канала, выход которого соединен с входами перевода выходов PC в третье состояние для первого канала непосредственно, а для второго - через инвертор, тактовые входы PC соединены с выходом ЛЗ, соответствующие выходы канальных PC и входы весового сумматора объединены, а выходы весового сумматора соединены со входами порогового устройства, выход которого является выходом ДСФ.

Новизна технического решения заключается в наличии в заявленном ДСФ новых схемных элементов: синхронизирующего триггера, компаратора выбора канала, инвертора, порогового устройства, интеграторов со сбросом, компараторов с нулевым порогом срабатывания, УВХ, квадраторов и ФНЧ.

Таким образом, изобретение соответствует критерию "новизна".

Анализ известных технических решений в исследуемой и смежных областях позволяет сделать вывод о том, что введенные функциональные узлы известны. Однако введение их в ДСФ с указанными связями придает этому устройству новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют принимать решение о приеме кодовой последовательности по каналу с большим отношением сигнал-шум, позволяя, таким образом, повысить помехоустойчивость к трансформации сообщений и чувствительность по срабатыванию.

Таким образом, изобретение соответствует критерию "изобретательский уровень", т.к. оно для специалиста явным образом не следует из уровня техники.

Изобретение может быть использовано в асинхронных адресных системах радиосвязи и радиосигнализации.

Таким образом, изобретение соответствует критерию "промышленная применимость".

На фиг.1 представлена структурная электрическая схема ДСФ, а на фиг.2 - временные диаграммы работы.

ДСФ (фиг.1) содержит последовательно соединенные ГТИ 1 и ЛЗ тактовых импульсов на половину длительности элемента кода 2, последовательно соединенные первый интегратор со сбросом (И) 3 и первый компаратор с нулевым порогом срабатывания (К) 4, а также аналогичную цепь из второго интегратора со сбросом 5 и второго компаратора с нулевым порогом срабатывания 6, последовательно соединенные первое УВХ 7, первый квадратор (KB) 8 и первый ФНЧ 9, а также аналогичную цепь из второго УВХ 10, второго квадратора 11 и второго ФНЧ 12, синхронизирующий триггер (Т) 13, компаратор выбора канала (КВК) 14, инвертор 15, первый и второй PC 16 и 17, весовой сумматор (СУМ) 18 и пороговое устройство (ПУ) 19, причем сигнальные входы интеграторов со сбросом 3 и 5 объединены и являются входами ДСФ, вход установки интегратора со сбросом 3 в исходное состояние и вход стробирования УВХ 7 соединены с выходом ГТИ 1, а вход установки интегратора со сбросом 5 в исходное состояние и вход стробирования УВХ 10 соединены с выходом ЛЗ 2, выход интегратора со сбросом 3 соединен с сигнальным входом УВХ 7, а выход интегратора со сбросом 5 соединен с сигнальным входом УВХ 10, выход компаратора с нулевым порогом срабатывания 4 соединен с информационным входом (вход D) синхронизирующего триггера 13, тактовый вход (вход С) которого соединен с выходом ГТИ 1, а выход - с информационным входом (вход D) PC 16, выход компаратора с нулевым порогом срабатывания 6 соединен с информационным входом PC 17, выход ФНЧ 9 соединен с прямым входом компаратора выбора канала 14, а выход ФНЧ 12 - с инверсным входом компаратора 14, выход которого соединен с входом перевода выходов PC 16 в третье состояние (вход СЕ) и входом инвертора 15, выход которого соединен со входом перевода выходов PC 17 в третье состояние, тактовые входы PC 16 и 17 (входы С) соединены с выходом ЛЗ 2, соответствующие выходы канальных PC 16, 17 (выходы Q) и входы весового сумматора 18 объединены, а выходы весового сумматора 18 соединены со входами порогового устройства 19, выход которого является выходом ДСФ.

Дискретный согласованный фильтр работает следующим образом. На входе ДСФ действует нормальный белый шум при отсутствии сигналов или смесь сигнала и шума. На фиг.2а показан пример сигнала, поступающего на вход ДСФ с выхода частотного детектора при большом отношении сигнал-шум.

Действующий шум или смесь сигнала и шума интегрируются отрезками, равными длительности элементарного символа кода, интеграторами со сбросом 3 и 5, как показано на фиг.2г и 2д, где границы интервалов интегрирования определяются стробирующими импульсами ГТИ 1 и ЛЗ 2, как показано на фиг.2б и 2в.

Сигналы с выходов интеграторов со сбросом 3 и 5 нормируются по амплитуде соответствующими компараторами с нулевым порогом срабатывания 4 и 6, как показано на фиг.2е и 2ж.

Далее нормированная последовательность с выхода компаратора с нулевым порогом срабатывания 4 стробирующими импульсами ГТИ 1 записывается в синхронизирующий триггер 13 (фиг.2з). Стробирующими импульсами ЛЗ 2 последовательности с синхронизирующего триггера 13 и компаратора с нулевым порогом срабатывания 6 синхронно записываются в соответствующие PC 16 и 17. Указанная процедура иллюстрируется эпюрами фиг.2и и 2к на выходах первых разрядов PC. При этом, для примера, на фиг.2к показана запись в PC 17 трансформированной кодовой комбинации.

Ко входам весового сумматора 18 подключаются выходы PC того канала, фазовый сдвиг стробирующих импульсов для которого (подаваемых на вход установки интегратора со сбросом в исходное состояние и вход стробирования УВХ) минимален по отношению к принимаемой кодовой последовательности. Весовой сумматор 18 согласован с принимаемой кодовой комбинацией (КК) таким образом, чтобы на его выходе формировался двоичный код, соответствующий количеству элементов КК.

Выбор PC осуществляется следующим образом.

В моменты окончания интервалов интегрирования входного сигнала напряжения на интеграторах со сбросом фиксируются УВХ 7 и 10, квадраторы 8 и 11 устраняют информацию о знаке напряжения (фиг.2л и 2м), а сформированные таким образом сигналы фильтруются ФНЧ 9 и 12, согласованными с длительностью кода (фиг.2н и 2о). Таким образом, при идеальной синхронизации одного из каналов на выходе соответствующего ФНЧ должно быть максимальное напряжение, а на выходе ФНЧ второго канала - минимальное. В представленном примере, наилучшим является первый канал, поэтому на выходе компаратора выбора канала 14 формируется сигнал подключения ко входам весового сумматора 18 выходов PC 16 (фиг.2п).

Случаи, когда напряжения на выходах ФНЧ 9 и 12 примерно одинаковы, встречаются при сдвиге фаз стробирующих импульсов относительно момента начала (окончания) символов кода, равном ϕ=Т/2, где Т - длительность элементарного символа. При этом напряжения на выходах интеграторов со сбросом 3 и 5 составляют примерно 50% от максимального значения, в результате чего вероятность трансформации невелика, а выбор канала осуществляется случайным образом.

Код суммы с выхода весового сумматора 18 подается на пороговое устройство 19, порог срабатывания которого выбирается по критерию Неймана-Пирсона исходя из требований по вероятностям ложных тревог и надежности работы.

Для технической реализации ДСФ использована элементная база импортного производства: активные устройства (компараторы, УВХ и квадраторы) выполнены на микросхемах MAX964ESA фирмы MAXIM, цифровые (ГТИ, ЛЗ, СТ, PC, СУМ и ПУ) - на программируемой пользователем логической интегральной схеме XCS30XL фирмы XILINX.

Предлагаемое изобретение позволяет снизить максимальную вероятность трансформации кодовых последовательностей по сравнению с прототипом в 10³-10⁵ раз (в зависимости от длины кода, кодового расстояния, выбранных порогов и других параметров).

Дискретный согласованный фильтр (ДСФ), содержащий последовательно соединенные генератор тактовых импульсов (ГТИ) и линию задержки тактовых импульсов на половину длительности элемента кода (ЛЗ), два регистра сдвига (PC) и весовой сумматор, отличающийся тем, что введены синхронизирующий триггер, пороговое устройство, последовательно соединенные компаратор выбора канала и инвертор, два канала обработки, каждый из которых содержит последовательно соединенные интегратор со сбросом и компаратор с нулевым порогом срабатывания, последовательно соединенные устройство выборки-хранения (УВХ), квадратор и фильтр низкой частоты (ФНЧ), причем сигнальные входы интеграторов со сбросом объединены и являются входами ДСФ, входы установки интеграторов со сбросом в исходное состояние и входы стробирования УВХ соединены, соответственно, с выходом ГТИ для первого канала и выходом ЛЗ для второго канала, выходы интеграторов со сбросом соединены с сигнальными входами УВХ соответствующих каналов, выход компаратора с нулевым порогом срабатывания первого канала соединен с информационным входом синхронизирующего триггера, тактовый вход которого соединен с выходом ГТИ, а выход - с информационным входом PC первого канала, выход компаратора с нулевым порогом срабатывания второго канала соединен с информационным входом PC второго канала, выход ФНЧ первого канала соединен с прямым входом компаратора выбора канала, а выход ФНЧ второго канала - с инверсным входом компаратора выбора канала, выход которого соединен с входами перевода выходов PC в третье состояние для первого канала непосредственно, а для второго - через инвертор, тактовые входы PC соединены с выходом ЛЗ, соответствующие выходы канальных PC и входы весового сумматора объединены, а выходы весового сумматора соединены со входами порогового устройства, выход которого является выходом ДСФ.