Разряд самосинхронного регистра сдвига

Разряд самосинхронного регистра сдвига

Реферат

Разряд самосинхронного регистра сдвига относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации.

Известен разряд регистра сдвига [1], содержащий синхронный D-триггер с установкой нуля.

Недостаток известного устройства - отсутствие средств индикации окончания переходных процессов, что не позволяет использовать его в составе самосинхронного регистра сдвига.

Наиболее близким к предлагаемому решению по технической сущности и принятым в качестве прототипа является разряд асинхронного буферного регистра [2], содержащий четыре элемента И-ИЛИ-НЕ.

Недостаток прототипа - большая сложность реализации.

Задача, решаемая в изобретении, заключается в упрощении разряда самосинхронного регистра сдвига.

Это достигается тем, что в разряде регистра сдвига, содержащем два элемента И-ИЛИ-НЕ, прямой и инверсный информационные входы и прямой и инверсный информационные выходы, причем выход первого элемента И-ИЛИ-НЕ подключен к прямому информационному выходу и входу первой группы входов И второго элемента И-ИЛИ-НЕ, а выход второго элемента И-ИЛИ-НЕ подключен к инверсному информационному выходу и входу первой группы входов И первого элемента И-ИЛИ-НЕ, введены два управляющих входа, индикаторный выход, выход разрешения сдвига, инвертор и три элемента ИЛИ-И-НЕ, причем первый управляющий вход подключен ко входу инвертора, второй управляющий вход подключен к первым входам вторых групп входов И первого и второго элементов И-ИЛИ-НЕ, прямой информационный вход подключен к первому входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ и первому входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, инверсный информационный вход подключен к первому входу первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ и первому входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход инвертора соединен со вторыми входами первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, вторыми входами вторых групп входов И первого и второго элементов И-ИЛИ-НЕ, вторыми входами второй и третьей групп входов ИЛИ третьего элемента ИЛИ-И-НЕ и выходом разрешения сдвига, выход первого элемента ИЛИ-И-НЕ подключен ко входу второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, третьему входу второй группы входов И первого элемента И-ИЛИ-НЕ, второму входу первой группы входов ИЛИ и третьему входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента ИЛИ-И-НЕ подключен ко входу второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, третьему входу второй группы входов И второго элемента И-ИЛИ-НЕ, первому входу четвертой группы входов ИЛИ и третьему входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход первого элемента И-ИЛИ-НЕ подключен к первому входу первой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу четвертой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход третьего элемента ИЛИ-И-НЕ подключен к индикаторному выходу.

Предлагаемое устройство удовлетворяет критерию "существенные отличия".

Использование элементов И-ИЛИ-НЕ, ИЛИ-И-НЕ и инвертора для реализации разряда регистра сдвига известно. Однако использование их в данном случае позволило достичь эффекта, выраженного целью изобретения.

Поскольку введенные конструктивные связи в аналогичных технических решениях не известны, устройство может считаться имеющим существенные отличия.

На чертеже изображена схема разряда самосинхронного регистра сдвига.

Схема разряда самосинхронного регистра сдвига содержит инвертор 1, три элемента ИЛИ-И-НЕ 2-4, два элемента И-ИЛИ-НЕ 5-6, прямой 7 и инверсный 8 информационные входы, первый 9 и второй 10 управляющие входы, прямой информационный выход 11, инверсный информационный выход 12, индикаторный выход 13, выход разрешения сдвига 14, управляющий вход 9 подключен ко входу инвертора 1, управляющий вход 10 подключен к первым входам вторых групп входов И элементов И-ИЛИ-НЕ 5 и 6, прямой информационный вход 7 подключен к первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 2 и первому входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 4, инверсный информационный вход 8 подключен к первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 3 и первому входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ 4, выход инвертора 1 соединен со вторыми входами первых групп входов ИЛИ элементов ИЛИ-И-НЕ 2 и 3, вторыми входами вторых групп входов И элементов И-ИЛИ-НЕ 5 и 6, вторыми входами второй и третьей групп входов ИЛИ элемента ИЛИ-И-НЕ 4 и выходом разрешения сдвига 14, выход элемента ИЛИ-И-НЕ 2 подключен ко входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 3, третьему входу второй группы входов И элемента И-ИЛИ-НЕ 5, второму входу первой группы входов ИЛИ и третьему входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ 4, выход элемента ИЛИ-И-НЕ 3 подключен ко входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 2, третьему входу второй группы входов И элемента И-ИЛИ-НЕ 6, первому входу четвертой группы входов ИЛИ и третьему входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 4, выход элемента И-ИЛИ-НЕ 5 подключен к первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 4, входу первой группы входов И элемента И-ИЛИ-НЕ 6 и прямому информационному выходу 11, выход элемента И-ИЛИ-НЕ 6 подключен ко второму входу четвертой группы входов ИЛИ элемента ИЛИ-И-НЕ 4, входу первой группы входов И элемента И-ИЛИ-НЕ 5 и инверсному информационному выходу 12, выход элемента ИЛИ-И-НЕ 4 подключен к индикаторному выходу 13.

Схема работает следующим образом. При высоком уровне сигнала на первом управляющем входе 9 выход инвертора 1 формирует низкий логический уровень, разрешающий запись нового состояния в первую бистабильную ячейку, образованную элементами 2 и 3, и блокирующий запись во вторую бистабильную ячейку, образованную элементами 5 и 6. В результате состояние информационных входов 7 и 8 записывается в первую бистабильную ячейку, а индикаторный элемент 4, анализируя состояние на выходе первой бистабильной ячейки и на входах 7 и 8 (вторая и третья группы входов ИЛИ элемента 4), формирует на своем выходе высокий уровень по окончании переключения первой бистабильной ячейки. При этом значение второго управляющего сигнала 10 роли не играет. При появлении на первом управляющем входе 9 низкого уровня, а на втором управляющем входе высокого уровня блокируется запись в первую бистабильную ячейку и разрешается перезапись ее состояния во вторую бистабильную ячейку. Первая и четвертая группы входов ИЛИ элемента 4 анализируют состояния на выходах обеих бистабильных ячеек (вторая и третья группы входов блокированы при этом высоким уровнем сигнала на выходе инвертора 1), формируя на выходе элемента 4 низкий уровень только после окончания переключения второй бистабильной ячейки в новое состояние. При построении многоразрядного регистра сдвига выход разрешения сдвига 14 данного разряда регистра подключается к управляющему входу 10 предыдущего разряда, запрещая тем самым изменение состояния на выходах второй бистабильной ячейки предыдущего разряда до того, как первая бистабильная ячейка окажется заблокированной по входам. Тем самым обеспечивается правильная последовательность переключений бистабильных ячеек в составе разрядов регистра сдвига и бессбойная передача информации между соседними разрядами регистра.

Особенности данной схемы по сравнению с прототипом следующие.

Предлагаемый разряд самосинхронного регистра сдвига реализован на шести логических элементах, общее число входов которых равно 25, в то время как схема прототипа содержит 4 элемента, общее число входов которых равно 36. Следовательно, предлагаемый разряд регистра сдвига имеет меньшую сложность. Кроме того, предлагаемое решение имеет управляющие входы, позволяющие ускорить переключение всего регистра за счет практически одновременного, а не последовательного, переключения разрядов в многоразрядном регистре сдвига.

Второй управляющий вход 10 обеспечивает самосинхронность разряда регистра. В регистре сдвига этот вход подключается к выходу разрешения сдвига последующего разряда, а в последнем разряде кольцевого регистра сдвига - к выходу разрешения сдвига первого разряда.

Таким образом, предлагаемое устройство характеризуется меньшей сложностью реализации и меньшей задержкой переключения. Цель изобретения достигнута.

Источники информации

1. Шило В.Л. Популярные цифровые микросхемы: Справочник. 2-е изд., испр. - Челябинск: Металлургия, Челябинское отд., 1989. - рис.1.84.

2. А.с. №1372361 СССР, МКИ G11C 19/00. Асинхронный последовательный регистр / В.И.Варшавский, В.Б.Мараховский, Б.С.Цирлин // - 1988. БИ №5.

Разряд самосинхронного регистра сдвига, содержащий два элемента И-ИЛИ-НЕ, прямой и инверсный информационные входы и прямой и инверсный информационные выходы, причем выход первого элемента И-ИЛИ-НЕ подключен к прямому информационному выходу и входу первой группы входов И второго элемента И-ИЛИ-НЕ, а выход второго элемента И-ИЛИ-НЕ подключен к инверсному информационному выходу и входу первой группы входов И первого элемента И-ИЛИ-НЕ, отличающийся тем, что в схему введены два управляющих входа, индикаторный выход, выход разрешения сдвига, инвертор и три элемента ИЛИ-И-НЕ, причем первый управляющий вход подключен ко входу инвертора, второй управляющий вход подключен к первым входам вторых групп входов И первого и второго элементов И-ИЛИ-НЕ, прямой информационный вход подключен к первому входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ и первому входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, инверсный информационный вход подключен к первому входу первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ и первому входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход инвертора соединен со вторыми входами первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, вторыми входами вторых групп входов И первого и второго элементов И-ИЛИ-НЕ, вторыми входами второй и третьей групп входов ИЛИ третьего элемента ИЛИ-И-НЕ и выходом разрешения сдвига, выход первого элемента ИЛИ-И-НЕ подключен ко входу второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, третьему входу второй группы входов И первого элемента И-ИЛИ-НЕ, второму входу первой группы входов ИЛИ и третьему входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента ИЛИ-И-НЕ подключен ко входу второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, третьему входу второй группы входов И второго элемента И-ИЛИ-НЕ, первому входу четвертой группы входов ИЛИ и третьему входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход первого элемента И-ИЛИ-НЕ подключен к первому входу первой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу четвертой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход третьего элемента ИЛИ-И-НЕ подключен к индикаторному выходу.