Селектор импульсов по длительности

Селектор импульсов по длительности

Реферат

Предлагаемое изобретение относится к области электронной техники и может быть использовано при создании устройств для контроля длительности сигналов от нескольких независимых источников.

Известен селектор импульсов по длительности, см., например, [1], содержащий два элемента сравнения кодов, генератор, счетчик, триггер и элементы НЕ, И-НЕ, И, ИЛИ-НЕ с соответствующими связями.

Недостаток известного селектора импульсов по длительности состоит в том, что он может контролировать длительность импульсного сигнала только на одном входе.

Наиболее близким техническим решением к предлагаемому является селектор импульсов по длительности [2], содержащий первый и второй счетчики, генератор, выход которого соединен с синхровходом первого счетчика, дешифратор, вход селектора импульсов по длительности, элемент И, выход которого является выходом селектора импульсов по длительности, при этом выходы второго счетчика соединены с соответствующими входами дешифратора.

Недостаток этого селектора импульсов по длительности состоит в том, что он также может контролировать длительность только одного импульсного сигнала. И поэтому для контроля сигналов от нескольких источников необходимо использовать соответствующее количество селекторов.

Задача изобретения - расширение функциональных возможностей, а именно возможности контроля нескольких входных сигналов от нескольких источников.

Эта задача достигается тем, что в селектор импульсов по длительности, содержащий первый и второй счетчики, генератор тактов, выход t1 которого соединен с синхровходом первого счетчика, дешифратор, входы которого соединены с соответствующими выходами второго счетчика, вход селектора импульсов по длительности, элемент И, выход которого является выходом селектора импульсов по длительности, дополнительно введены мультиплексор, постоянное запоминающее устройство, коммутатор, оперативное запоминающее устройство и шина адреса, при этом выходы первого счетчика являются шиной адреса селектора импульсов по длительности и соединены с соответствующими адресными входами мультиплексора, постоянного запоминающего устройства и оперативного запоминающего устройства, выходы которого соединены с соответствующими вторыми входами коммутатора, с первыми входами которого соединены соответствующие выходы постоянного запоминающего устройства, выход мультиплексора соединен с первым входом элемента И и входом управления коммутатора, входы мультиплексора являются входами селектора импульсов по длительности, выходы коммутатора соединены с соответствующими D-входами второго счетчика, вход предварительной установки которого соединен с выходом t2 генератора тактов, а синхровход второго счетчика соединен с выходом t3 генератора тактов и вторым входом элемента И, третий вход которого соединен с выходом дешифратора, при этом выходы второго счетчика также соединены с соответствующими D-входами оперативного запоминающего устройства, синхровход которого соединен с выходом t4 генератора тактов.

На чертеже приведена блок-схема селектора импульсов по длительности, где 1 - мультиплексор, 2 - шина адреса, 3 - элемент И, 4 - первый счетчик, 5 - постоянное запоминающее устройство, 6 - коммутатор, 7 - второй счетчик, 8 - оперативное запоминающее устройство, 9 - генератор тактов, 10 - дешифратор, 11 - входы селектора импульсов по длительности, 12 - выход селектора импульсов по длительности.

В селекторе импульсов по длительности выход t1 генератора тактов 9 соединен с синхровходом первого счетчика 4, выходы которого являются шиной адреса 2 селектора импульсов по длительности и соединены с соответствующими адресными входами мультиплексора 1, постоянного запоминающего устройства 5 и оперативного запоминающего устройства 8. Выходы оперативного запоминающего устройства 8 соединены с соответствующими вторыми входами коммутатора 6, с первыми входами которого соединены соответствующие выходы постоянного запоминающего устройства 5. Входы мультиплексора 1 являются входами селектора импульсов по длительности 11, выход мультиплексора 1 соединен с первым входом элемента И 3 и входом управления коммутатора 6. Выходы коммутатора 6 соединены с соответствующими D-входами второго счетчика 7, вход предварительной установки которого соединен с выходом t2 генератора тактов 9. Синхровход второго счетчика 7 соединен с выходом t3 генератора тактов 9 и вторым входом элемента И 3, третий вход которого соединен с выходом дешифратора 10. Входы дешифратора 10 соединены с соответствующими выходами второго счетчика 7 и D-входами оперативного запоминающего устройства 8, синхровход которого соединен с выходом t4 генератора тактов 9. Выход элемента И 3 является выходом селектора импульсов по длительности 12.

Постоянное запоминающее устройство 5 выдает на своем выходе код, соответствующий установленному на его адресном входе адресу. Коммутатор 6 при низком уровне на его входе управления соединяет первые входы с соответствующими выходами, а при высоком уровне на его входе управления - вторые входы с соответствующими выходами. Второй счетчик 7 уменьшает свое состояние на единицу по переднему фронту импульса на синхровходе и осуществляет запись кода, установленного на D-входах, по появлению импульса на входе предварительной установки. Оперативное запоминающее устройство 8 осуществляет запись кода, установленного на D-входах, по появлению импульса на синхровходе и выдает его на своем выходе для соответствующего адреса хранения. Генератор тактов 9 формирует последовательность импульсов на своих выходах t1, t2, t3 и t4, вначале появляется импульс на выходе t1, после его окончания, через некоторое время, появляется импульс на выходе t2, после его окончания - на выходе t3 и т.д., после окончания импульса на выходе t4 вновь следует импульс на выходе t1.

Селектор импульсов по длительности работает следующим образом. По каждому такту, поступающему с выхода t1 генератора тактов 9 на синхровход первого счетчика 4 (счетчика адреса), его состояние увеличивается на единицу, в результате первый счетчик 4 последовательно устанавливает на своем выходе адреса, соответствующие источникам сигналов. Код с выхода первого счетчика 4 поступает на шину адреса 2, в результате чего мультиплексор 1 подсоединяет соответствующий вход селектора импульсов по длительности 11 к первому входу элемента И 3 и входу управления коммутатора 6.

При отсутствии сигнала (низкий уровень) на входе селектора импульсов по длительности 11 (например, на входе n, которому соответствует адрес NN), низкий уровень с выхода мультиплексора 1 поступит на вход управления коммутатора 6, в результате чего выходы постоянного запоминающего устройства 5 будут подсоединены (через первые входы коммутатора 6) к соответствующим D-входам второго счетчика 7. Очередной такт с выхода t2 генератора тактов 9, поступив на вход предварительной установки второго счетчика 7, запишет в него соответствующий адресу NN код из постоянного запоминающего устройства 5. Следующий тактовый импульс с выхода t3 генератора тактов 9, поступив на синхровход второго счетчика 7, уменьшит его состояние на 1, одновременно с этим тактовый импульс поступит на второй вход элемента И 3, однако низкий логический уровень на первом входе элемента И 3 не пропустит этот тактовый импульс на выход селектора импульсов по длительности 12. Очередной такт с выхода t4 генератора тактов 9, поступив на синхровход оперативного запоминающего устройства 8, перепишет в него код из второго счетчика 7. Таким образом, в оперативном запоминающем устройстве 8, при отсутствии сигнала на входе селектора импульсов по длительности 11, будет храниться уменьшенное на единицу содержимое постоянного запоминающего устройства 5.

В случае появления сигнала (высокий уровень) на n входе селектора импульсов по длительности 11, высокий уровень с выхода мультиплексора 1 поступит на вход управления коммутатора 6, в результате чего выходы оперативного запоминающего устройства 8 будут подсоединены (через вторые входы коммутатора 6) к соответствующим D-входам второго счетчика 7. Очередной такт с выхода t2 генератора тактов 9, поступив на вход предварительной установки второго счетчика 7, запишет в него код из оперативного запоминающего устройства 8, хранящийся там по адресу NN. Следующий тактовый импульс с выхода t3 генератора тактов 9, поступив на синхровход второго счетчика 7, уменьшит его состояние на 1, одновременно с этим тактовый импульс поступит на второй вход элемента И 3, однако низкий логический уровень на третьем входе элемента И 3, поступающий с выхода дешифратора 10, не пропустит этот тактовый импульс на выход селектора импульсов по длительности 12. Очередной такт с выхода t4 генератора тактов 9, поступив на синхровход оперативного запоминающего устройства 8, перепишет в него код из второго счетчика 7. Таким образом, в оперативном запоминающем устройстве 8, при наличии контролируемого сигнала на n входе селектора импульсов по длительности 11, хранящийся по адресу NN код будет уменьшаться на единицу при каждом этапе контроля (моменты следования тактовых импульсов с выхода t4 генератора тактов 9 при состоянии NN шины адреса 2).

В случае если контролируемый сигнал на n входе селектора импульсов по длительности 11 окончится до окончания контролируемого времени Tn, то низкий уровень с выхода мультиплексора 1, поступив на вход управления коммутатора 6, подсоединит выходы постоянного запоминающего устройства 5 к соответствующим D-входам второго счетчика 7. Очередные такты с выходов t2, t3, t4 генератора тактов 9, приведут селектор импульсов по длительности в исходное состояние (в оперативном запоминающем устройстве 8 по адресу NN будет записан код на единицу меньше, чем код, хранящийся в постоянном запоминающем устройстве 5). А в случае если контролируемый сигнал на входе селектора импульсов по длительности 11 не окончится до окончания контролируемого времени Tn, то состояние на выходе второго счетчика 7, по очередному (после окончания времени Tn) такту с выхода t3 генератора тактов 9, уменьшится до значения, выделяемого дешифратором 10 (например, нули на всех входах дешифратора 10). В результате этого высокий уровень с выхода дешифратора 10 поступит на третий вход элемента И 3 и позволит такту с выхода t3 генератора тактов 9 пройти на выход селектора импульсов по длительности 12, сформировав таким образом сообщение: «по адресу NN длительность импульса превышает время Tn». В случае если дешифратор 10 выделяет нулевое состояние счетчика, то код Mn, предварительно записываемый в постоянное запоминающее устройство 5, определяется как:

Mn=Tn:t+2,

где t - период следования тактовых импульсов с выхода t3 генератора тактов 9. Селектор импульсов по длительности будет выделять сигналы (на n входе селектора импульсов по длительности 11), если их длительность превысит время от Tn до Tn+t. Разброс времени определяется не синхронностью появления контролируемых сигналов и формированием тактов внутри селектора импульсов по длительности.

Эффект от использования предлагаемого селектора импульсов по длительности в том, что он обладает расширенными функциональными возможностями - позволяет проводить контроль нескольких входных сигналов от нескольких источников одновременно. Это в свою очередь позволяет повысить надежность и снизить стоимость электронных устройств, использующих селекторы импульсов по длительности. Так, пусть необходимо контролировать, например, 30 источников сигнала. В этом случае, при использовании селектора импульсов по длительности - прототипа, необходимо применить 30 одинаковых каналов (селекторов-прототипов), что при сравнительно простой схеме известного решения потребует гораздо больших аппаратных затрат по сравнению с предлагаемым решением и, таким образом, может привести к снижению надежности электронных устройств, использующих селекторы импульсов по длительности. Необходимо также отметить, что при наметившихся тенденциях: повышение плотности размещения логических элементов на единицу площади кристалла и, как следствие, создание малых кристаллов с большими возможностями, и с целью снижения стоимости и размеров - размещение таких кристаллов в малых (с малым количеством выводов) корпусах микросхем, а также ориентация при создании различных устройств на использование программируемых логических схем (вся логическая часть в одной микросхеме), предлагаемое решение наиболее выгодно. Так, для создания встроенного в микросхему 30-канального селектора по известному решению необходимо 30 входов, 30 выходов, т.е. 60 выводов. В предлагаемом варианте необходимо 30 входов, 1 выход и 5 разрядов адреса, т.е. 36 выводов, а в случае использования внешнего мультиплексора - всего 7 выводов. Т.е. предлагаемое решение обеспечивает создание селектора импульсов по длительности с использованием более простых электронных компонентов.

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В качестве элементов для реализации устройства можно использовать программируемые логические матрицы или логические элементы цифровых микросхем, например 564 и т.д.

Литература

1. Патент Российской Федерации №2054798, кл. Н03К 5/26 от 11.02.92. Селектор импульсов по длительности.

2. Патент Российской Федерации №2010422, кл. Н03К 5/26, Н03Н 17/00 от 16.12.91. Селектор импульсов по длительности.

Селектор импульсов по длительности, содержащий первый и второй счетчики, генератор тактов, выход t1 которого соединен с синхровходом первого счетчика, дешифратор, входы которого соединены с соответствующими выходами второго счетчика, вход селектора импульсов по длительности, элемент И, выход которого является выходом селекторя импульсов по длительности, отличающийся тем, что в него дополнительно введены мультиплексор, постоянное запоминающее устройство, коммутатор, оперативное запоминающее устройство и шина адреса, при этом выходы первого счетчика являются шиной адреса селектора импульсов по длительности и соединены с соответствующими адресными входами мультиплексора, постоянного запоминающего устройства и оперативного запоминающего устройства, выходы которого соединены с соответствующими вторыми входами коммутатора с первыми входами которого соединены соответствующие выходы постоянного запоминающего устройства, выход мультиплексора соединен с первым входом элемента И и входом управления коммутатора, входы мультиплексора являются входами селектора импульсов по длительности, выходы коммутатора соединены с соответствующими D-входам второго счетчика, вход предварительной установки которого соединен с выходом t2 генератора тактов, а синхровход второго счетчика соединен с выходом t3 генератора тактов и вторым входом элемента И, третий вход которого соединен с выходом дешифратора, при этом выходы второго счетчика также соединены с соответствующими D-входами оперативного запоминающего устройства, синхровход которого соединен с выходом t4 генератора тактов.