Релейный регулятор

Релейный регулятор

Иллюстрации

Показать все

Реферат

Предлагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов, и может быть использовано, например, в резервированных системах управления космическими летательными аппаратами.

Известен релейный регулятор [1], содержащий генератор импульсов, счетчик импульсов, триггер, шифратор, ключ.

Недостаток этого устройства состоит в том, что оно формирует только длительность (или только паузу), оставляя неизменным период включения Т исполнительных органов. Использование такого релейного регулятора в системе управления приводит к запаздыванию на время Т, что в свою очередь уменьшает область устойчивости системы управления.

Наиболее близким техническим решением к релейному регулятору является устройство [2], содержащее в канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала. Этот регулятор не вносит запаздывания в систему управления и не уменьшает область устойчивости.

Недостаток этого устройства состоит в том, что оно не обладает достаточной надежностью. Так при одном отказе какого-либо элемента релейный регулятор не обеспечивает выполнение своих функций, а система управления теряет свою работоспособность.

Задача изобретения - повышение надежности.

Эта задача достигается тем, что в релейный регулятор, содержащий в канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, выход цифрового компаратора соединен со счетным входом триггера, дополнительно введены 2m (m=1, 2, ...) каналов, а каждый канал дополнительно содержит элемент исключающее ИЛИ, первый и второй мажоритарные элементы и элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, первый вход элемента ИЛИ подключен к выходу цифрового компаратора, а второй вход соединен с выходом элемента исключающее ИЛИ, первый вход которого соединен с выходом триггера, первым входом первого мажоритарного элемента и соответствующими входами первого мажоритарного элемента других каналов, второй вход элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, входом старшего разряда регистра адреса ЗУ и сигнальным входом мультиплексора, управляющий вход которого соединен с выходом второго мажоритарного элемента, первый вход которого соединен с выходом знакового разряда регистра данных АЦП и соответствующими входами второго мажоритарного элемента других каналов.

На чертеже: 1 - вход релейного регулятора, 2 - аналого-цифровой преобразователь (АЦП), 3 - запоминающее устройство (ЗУ), 4 - цифровой компаратор, 5 - триггер, 6 - счетчик импульсов, 7 - генератор импульсов, 8 - мультиплексор, 9 - шина положительного управляющего сигнала, 10 - шина отрицательного управляющего сигнала, 11 - первый мажоритарный элемент, 12 - элемент ИЛИ, 13 - элемент исключающее ИЛИ, 14 - второй мажоритарный элемент, 15 - первый канал, 16 - второй канал, 17 - (2m+1)-й (m=1, 2, ...) канал.

Вход 1 в каждом канале релейного регулятора соединен с входом аналого-цифрового преобразователя 2, выходы регистра данных которого соединены с соответствующими входами регистра адреса запоминающего устройства 3, вход старшего разряда которого соединен с выходом первого мажоритарного элемента 11, сигнальным входом мультиплексора 8 и вторым входом элемента исключающее ИЛИ 13, первый вход которого соединен с первым входом первого мажоритарного элемента 11 и с соответствующими входами первого мажоритарного элемента 11 других каналов. Выходы регистра данных ЗУ 3 подключены к соответствующим входам регистра первого сравниваемого числа цифрового компаратора 4, входы регистра второго числа которого подключены к соответствующим выходам счетчика 6. Выход цифрового компаратора 4 соединен со счетным входом триггера 5 и первым входом элемента ИЛИ 12, второй вход которого соединен с выходом элемента исключающее ИЛИ 13, выход элемента ИЛИ 12 соединен с R-входом счетчика импульсов 6, вход которого соединен с выходом генератора импульсов 7. Выходы мультиплексора 8 подключены к шинам положительного 9 и отрицательного 10 управляющего сигнала, управляющий вход мультиплексора 8 соединен с выходом второго мажоритарного элемента 14, первый вход которого соединен с выходом знакового разряда регистра данных АЦП 1.

Релейный регулятор работает следующим образом. Для простоты будем рассматривать трехканальный релейный регулятор (m=1). Пусть на входы 1 каждого канала релейного регулятора подаются соответственно входные сигналы U₁, U₂, U₃. Эти сигналы поступают на вход АЦП 1 соответственно первого 15, второго 16 и третьего 17 каналов и преобразуются в n-разрядный код, который фиксируется в регистре данных АЦП 1 соответствующего канала. В этих регистрах n-й разряд определяет знак входного сигнала, а разряды с 1 по (n-1) - значение (модуль) А_i (i=1, 2, 3) соответствующего входного сигнала U_i. Если Δt время преобразования АЦП, то в течение этого времени состояние регистра данных АЦП 1 остается неизменным. Код числа А_i поступает на регистр адреса ЗУ 3, на старший n-й разряд которого подается выходной сигнал первого мажоритарного элемента 11. Состояние триггера 5 определяет на данный момент времени t_k=kΔt (k=1, 2, ...) формирование длительности τ_д или паузы τ_п выходного управляющего сигнала.

Если F_i - выходной сигнал триггера 5, то F_i=1 соответствует формированию длительности τ_д, F_i=0 соответствует формированию паузы τ_п управляющего сигнала. Сигналы F_i поступают на соответствующие входы первого мажоритарного элемента 11 всех каналов. Выходной сигнал F_M первого мажоритарного элемента 11 каждого канала определяет формирование длительности τ_д или паузы τ_п управляющего сигнала. Связь между выходным сигналом F_M первого мажоритарного элемента 11 и выходными сигналами F_i триггера 5 всех каналов определяется соотношением (1)

где функция М означает мажоритарный выбор значения большинства (m+1) функций F_i из возможного числа значений (2m+1). Аналогично формируется выходной сигнал S второго мажоритарного элемента 14, определяющего знак входного сигнала.

Если выходной сигнал первого мажоритарного элемента 11 F_M=1, а сигналы U_i>0, то выходной сигнал второго мажоритарного элемента 14 S=0 и выходной сигнал F₊ мультиплексора 8 формируется на шине 9 положительного управляющего сигнала. При F_M=1 формируется сигнал F₊=1, длительность τ_д которого определяется величиной сигнала U_i. При F_M=0 сигнал F₊=0 (формируется пауза τ_п управляющего сигнала, определяемая величиной сигнала U_i). Если сигналы U_i<0, то сигнал S=1 и выходной сигнал F_- мультиплексора 8 формируется на шине 10 отрицательного управляющего сигнала аналогично формированию положительного управляющего сигнала.

Выходной сигнал С_i цифрового компаратора 4 формируется следующим образом. Если значение числа D₁, записанного в регистр первого сравниваемого числа цифрового компаратора 4, больше значения D₂, записанного в регистр второго сравниваемого числа, то сигнал C_i=0, или

если

если

В запоминающем устройстве 3 каждого канала хранится массив Мτ_д заданных значений длительности τ_д и массив Мτ_п заданных значений паузы τ_п. Пусть на вход 1 каждого канала поступают близкие по значению входные сигналы соответственно U₁, U₂, U₃, причем U₁>U₂>U₃. Задача релейного регулятора состоит в том, чтобы сформировать выходные управляющие сигналы F₊ и F_- таким образом, чтобы эти сигналы формировались синхронно в каждом канале, а значения длительности τ_д и паузы τ_п выходного управляющего сигнала определялись средним из трех входных сигналов, в рассматриваемом случае сигналом U₂. Будем предполагать, что с увеличением сигнала U_i происходит увеличение длительности τ_д и уменьшение паузы τ_п управляющего сигнала.

Формирование длительности τ_д управляющего сигнала в каждом канале начинается при переходе триггера 5 в единичное состояние (F_i=1) и выходном сигнале F_M=1 первого мажоритарного элемента 11. При переходе триггера 5 в единичное состояние сигнал C_i=1 цифрового компаратора 4, проходя через элемент ИЛИ 12, производит обнуление счетчика импульсов 6, в результате выполняются условия (2) и счетчик импульсов 6 начинает считать импульсы с генератора 7. Состояние цифрового компаратора 4 (С_i=0) не изменится до тех пор, пока не выполнятся условия (3), т.е. пока длительность τ_д не станет равной заданной. В этот момент времени C_i=1, а триггер 5 переходит в нулевое состояние (F_i=0).

Пусть в некоторый момент времени происходит формирование длительности τ_д управляющего сигнала. В этом случае F_M=1, F_i=1, выходные сигналы цифрового компаратора 4 и элемента исключающее ИЛИ 13 равны нулю.

Выходной сигнал элемента ИЛИ 12 также равен нулю и на вход счетчика импульсов 6 каждого канала поступают импульсы с генератора 7. В соответствии со сделанным предположением формируемые длительность τ_Д1 и пауза τ_П1 в первом канале 15, формируемые длительность τ_д2 и пауза τ_п2 во втором канале 16 и формируемые длительность τ_д3 и пауза τ_п3 в третьем канале 17 связаны соотношением τ_д1>τ_д2>τ_д3, τ_п1<τ_п2<τ_п3. Условия (3) первыми будут выполнены при формировании длительности τ_д3, т.е. в третьем канале 17. В этом случае выходной сигнал триггера 5 третьего канала 17 F₃=0, а так как согласно (1) F_M=1, то выходной сигнал элемента исключающее ИЛИ 13 этого канала будет равен единице. На R-вход счетчика импульсов 6 будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F_M не станет равным нулю. Это произойдет в тот момент, когда выполнятся условия (3) при формировании длительности τ_д2, т.е. во втором канале 16. С этого момента времени F₂=0 и согласно (1) F_M=0. В это же время заканчивается формирование длительности импульса τ_д и начинается формирование паузы τ_п, т.е. длительность τ_д управляющего сигнала F₊ равна длительности τ_д2, определяемой сигналом U₂. Отметим, что в первом канале 15 триггер 5 из-за отсутствия сигнала С₁=1 (τ_д1>τ_д2) продолжает оставаться в единичном состоянии (F₁=1), при этом выходной сигнал элемента исключающее ИЛИ 13 имеет высокий уровень, что приводит к обнулению счетчика импульсов 5.

С момента появления сигнала F_M=0 начинается формирование паузы τ_п управляющего сигнала F₊ и с этого момента выходной сигнал элемента ИЛИ 12 второго канала 16 и третьего канала 17 имеет низкий уровень, вследствие чего счетчики импульсов 6 этих каналов начинают воспринимать импульсы генератора 7, формируя тем самым паузу τ_п управляющего сигнала F₊. Условия (3) первыми выполняются для сигнала U₂. В этот момент вырабатывается сигнал С₂=1 и триггер 5 второго канала 16 переходит в единичное состояние (F₂=1). Так как сигналы F₁=1, F₂=1, то согласно (1) F_M=1 и релейный регулятор переходит в режим формирования длительности τ_д управляющего сигнала F₊. Таким образом, сформированная пауза τ_п управляющего сигнала F₊ определяется сигналом U₂ и равна τ_п2. Отметим, что с этого момента из-за отсутствия сигнала С₃=1 (τ_п2<τ_п3) триггер 5 третьего канала 17 остается в нулевом состоянии (F₃=0). Итак, в рассматриваемом случае в процессе формирования длительности τ_д и паузы τ_п управляющего сигнала F₊ триггер 5 первого канала 15 остается в единичном состоянии (F₁=1), триггер 5 третьего канала 17 остается в нулевом состоянии (F₃=0), а формирование длительности τ_д и паузы τ_п управляющего сигнала F₊ осуществляется сигналом U₂.

Аналогично производится формирование длительности τ_д и паузы τ_п управляющего сигнала при отрицательных сигналах U_i<0. В этом случае n-й знаковый разряд АЦП 2 переходит в единичное состояние и выходной сигнал второго мажоритарного элемента 14 каждого канала S=1. Выходной сигнал F_- мультиплексора 8 формируется теперь на шине 10 отрицательного управляющего сигнала аналогично описанному выше формированию положительного управляющего сигнала.

Рассмотрим возможные случаи отказа в каком-либо канале релейного регулятора. При этом релейный регулятор считается исправно работающим, если, по крайней мере, (m+1) канала формируют управляющий сигнал синхронно и в соответствии с изменяющимся входным сигналом U_i. В резервированных системах управление релейными исполнительными органами осуществляется обычно путем формирования обобщенного мажорированного сигнала по правилу (1). В этом случае исправно работающие (m+1) канала обеспечивают детерминированное управление. Пусть, например в первом канале 15 отказал триггер 5 и его выходной сигнал F₁=1 вне зависимости от его входного сигнала C₁. В этом случае при формировании длительности τ_д (пусть в этот момент времени F₂=1, F₃=1) сначала формируется сигнал С₃=1, переводя триггер 5 третьего канала 17 в нулевое состояние (F₃=0), а затем формируется сигнал С₂=1, переводя триггер 5 второго канала 16 в нулевое состояние (F₂=0). С этого момента времени выходной сигнал первого мажоритарного элемента 11 всех каналов F_M=0 и начинается формирование паузы τ_п управляющего сигнала. В зависимости от соотношения близких по значению сигналов U₂ и U₃ формируется либо сигнал С₂=1, либо сигнал С₃=1, переводя либо триггер 5 второго канала 16, либо триггер 5 третьего канала 17 в единичное состояние. С этого момента времени выходной сигнал первого мажоритарного элемента 11 всех каналов F_M=1 и начинается формирование длительности τ_д управляющего сигнала. Таким образом, формирование длительности τ_д и паузы τ_п управляющего сигнала осуществляется входным сигналом исправно работающего канала.

При других вариантах отказа в любом канале, например, при отказе мультиплексора 8 первого канала 15 (постоянно формируется управляющий сигнал F₊=1) по крайней мере, два канала из рассматриваемых трех формируют управляющий сигнал в соответствии с входным сигналом исправно работающих каналов. Таким образом, при любом отказе в одном канале релейного регулятора в случае m=1 работоспособность релейного регулятора не нарушается. При других значениях m работоспособность релейного регулятора не нарушается при отказах в m каналах из (2m+1).

Оценим надежность известного [2] и предлагаемого решения. Пусть надежность одного канала равна р. Надежность Р предлагаемого решения можно оценить в виде

Р=р^2m+1+(2m+1) р^2m(1-р)+С² _2m+1 p^2m-1(1-p)²+...+С^m _2m+1p^m+1(1-р)^m

где С² _2m+1 - число сочетаний из (2m+1) по 2, С^m _2m+1 - число сочетаний из (2m+1) по m.

Коэффициент повышения надежности Q определим в виде отношения вероятности отказа q известного решения и вероятности отказа q₁ предлагаемого решения. В этом случае

Оценим коэффициент повышения надежности Q для m=1 и р=0,9. В этом случае Р=р³+3р²(1-р)+3р(1-р)²=0,975, q=0,1, q₁=0,025

Q=0,1/0,025=4

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень".

В качестве АЦП, ЗУ, цифрового компаратора могут быть использованы микросхемы типа 1113ПВ1, 556РТ5, 564ИП2, 564КП1. Реализация счетчика, триггера, элемента ИЛИ хорошо известна (например, 564ИЕ14, 564ТМ2, 564ГГ1).

Литература

1. Патент РФ №1798764, G05В 11/14, 1992 г.

2. Патент РФ №2141124, G05В 11/26, 1999 г.

Релейный регулятор, содержащий в канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, выход цифрового компаратора соединен со счетным входом триггера, отличающийся тем, что в него дополнительно введены 2m (m=1, 2, ...) каналов, а каждый канал дополнительно содержит элемент исключающее ИЛИ, первый и второй мажоритарные элементы и элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, первый вход элемента ИЛИ подключен к выходу цифрового компаратора, а второй вход соединен с выходом элемента исключающее ИЛИ, первый вход которого соединен с выходом триггера, первым входом первого мажоритарного элемента и соответствующими входами первого мажоритарного элемента других каналов, второй вход элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, входом старшего разряда регистра адреса ЗУ и сигнальным входом мультиплексора, управляющий вход которого соединен с выходом второго мажоритарного элемента, первый вход которого соединен с выходом знакового разряда регистра данных АЦП и соответствующими входами второго мажоритарного элемента других каналов.