Генератор псевдослучайной последовательности

Генератор псевдослучайной последовательности

Иллюстрации

Показать все

Реферат

Изобретение относится к области радиотехники и может использоваться в качестве генератора опорных сигналов в передатчиках и приемниках широкополосных сигналов.

Известны генераторы псевдослучайной последовательности

Системы связи с шумоподобными сигналами, Варакина Л.Е. - М.: Радио и связь, 1985 с.50 рис.3.14 (Генератор М-последовательности), содержащие триггеры, сумматор по модулю два, недостатком которых является фиксированная, ограниченная длина и структура формируемой псевдослучайной последовательности.

Генератор псевдослучайной последовательности по патенту (RU №2003136964 от 22.12.2003 года, МПК Н 03/00, G06F 7/58). Он содержит генератор N/2-разрядной двоичной псевдослучайной последовательности, реализованной на регистре сдвига с линейными обратными связями. Его недостатком является фиксированная, ограниченная длина и структура формируемой псевдослучайной последовательности.

Наиболее близким по технической сущности к заявляемому объекту является генератор псевдослучайной последовательности (RU №2223539 от 31.05.2002 года, МПК Н03В 29/00, G06F 7/58), содержащий генератор тактовых импульсов, группу из m-триггеров, m-умножителей, сумматор по модулю два, оперативно запоминающий блок, формирователь адреса, двухвходовый сумматор по модулю два, делитель частоты. Данный генератор псевдослучайных последовательностей, содержащий генератор тактовых импульсов, выход которого соединен с первыми сигнальными входами с первого по m триггеров соответственно, выходы которых через m умножителей соединены с n входами сумматора по модулю два соответственно, выход которого соединен со вторым сигнальным входом первого триггера, отличающийся тем, что введены последовательно соединенные делитель частоты, двухвходовый сумматор по модулю два и формирователь адреса, выход которого шиной соединен со вторым входом оперативно-запоминающего блока, первый вход которого соединен с выходом сумматора по модулю два. Кроме того, выход генератора тактовых импульсов соединен с входом делителя частоты и со вторым входом двухвходового сумматора по модулю два, выход которого соединен с третьим входом оперативно-запоминающего блока.

Однако устройство-прототип имеет ограниченную область применения, обусловленную тем, что он формирует псевдослучайную последовательность фиксированной, ограниченной длины и только с фиксированным набором структур, это объясняется тем, что количество используемых для формирования псевдослучайной последовательности триггеров и умножителей не может изменяться, кроме этого, ближайший аналог имеет относительно низкую надежность, так как при выходе из строя любого из элементов, предназначенных для формирования псевдослучайной последовательности, генератор не выполняет своего функционального назначения.

Целью изобретения является разработка генератора псевдослучайной последовательности, обеспечивающего возможность расширения области его применения благодаря формированию последовательности различной длины и структуры. Заявленный генератор расширяет арсенал средств данного назначения.

Поставленная цель достигается тем, что в известном генераторе псевдослучайной последовательности, содержащем сумматор по модулю два и генератор тактовых импульсов, выход которого подключен к тактовым входам М≥3 триггеров, дополнительно введены блок установки начального состояния, элемент запуска, элемент «ИЛИ», М коммутирующих элементов, М объединителей, N=M-1 элементов управления сумматором, N блоков обратной связи и N-1 сумматоров по модулю два.

Новым также является то, что выход блока установки начального состояния подключен к входам установки в состояние ноль М-триггеров и к входу элемента запуска. Выход элемента запуска подключен к первому входу элемента «ИЛИ», второй вход которого подключен к выходу первого блока обратной связи. Выход р-го, где р=1,2,…(М-1), коммутирующего элемента подключен к первому входу р-го объединителя, второй вход которого подключен к выходу р-го триггера. Выход р-го объединителя подключен к первому входу (р+1)-го коммутирующего элемента, информационному входу (р-1)-го триггера и информационному входу р-го элемента управления сумматором. Управляющий выход р-го элемента управления сумматором подключен к блокирующему входу р-го блока обратной связи, информационный вход которого подключен к выходу р-го сумматора по модулю два. Первый и второй информационные входы каждого сумматора подключены соответственно к первому и второму информационному выходам р-го элемента управления сумматором. Вход обратной связи р-го элемента управления сумматором и передающий вход р-го блока обратной связи подключены к информационному выходу (р+1)-го блока обратной связи. Выход М-го объединителя подключен к входу обратной связи N-го элемента управления сумматором и передающему входу N-го блока обратной связи и является выходом генератора случайной последовательности. Выход элемента «ИЛИ» подключен к второму входу первого коммутирующего элемента и информационному входу первого триггера. Первый вход m-го, где m=1,2,…М, коммутирующего элемента подключен к входу установки в состояние единица и к управляющему входу m-го триггера и является m-м управляющим входом генератора случайной последовательности, причем блокирующий вход n-го, где n=l,2,…N, элемента управления сумматором подключен к входу установки в состояние единица (n+1)-го триггера. Разрешающий вход n-го элемента управления сумматором является n-м управляющим входом обратной связи генератора псевдослучайной последовательности.

Заявленное устройство поясняется чертежами, где:

Фиг 1: Структурная схема генератора псевдослучайной последовательности

Фиг 2: Схема элемента управления сумматором

Фиг 3: Схема блока обратной связи

Фиг 4: Схема блока установки начального состояния

Фиг 5: Схема коммутирующего элемента

Фиг 6: Вариант схемы элемента запуска

Фиг 7: Рисунок, поясняющий работу генератора

Фиг 8: Таблица структур псевдослучайных последовательностей

Генератор псевдослучайной последовательности, показанный на фиг.1, состоит из:

генератора тактовых импульсов (ГТИ) 1, М триггеров 2₁- 2_М, М объединителей 3₁-3_М, М-коммутирующих элементов (КЭ) 4₁-4_М, блока установки начального состояния (БУНС) 5, N-элементов управления сумматором (ЭУС) 6₁-6_N, N-блоков обратной связи (БОС) 7₁-7_N, N-сумматоров по модулю 2 8₁-8_N, элемента запуска (ЭЗ) 9, элемента «ИЛИ» 10 со связями между ними. Выход БУНС 5 подключен к входам установки в состояние ноль М триггеров 2₁-2_М. Выход БУНС 5 подключен к входу ЭЗ 9. Выход ЭЗ 9 подключен к первому входу элемента «ИЛИ». Второй вход элемента «ИЛИ» подключен к выходу первого БОС. Выход р-го КЭ, где р=1,2,…(М-1), подключен к первому входу р-го объединителя 3₁-3_М. Второй вход р-го объединителя 3₁-3_М подключен к выходу р-го триггера 2₁-2_М. Выход р-го объединителя 3₁-3_М подключен к первому входу (р+1)-го КЭ 4₁-4_М, информационному входу (р+1)-го триггера 2₁-2_М и информационному входу р-го ЭУС 6₁-6_N. Управляющий выход 6₁-6_N подключен к блокирующему входу р-го БОС 7₁-7_N. Информационный вход БОС 7₁-7_N подключен к выходу р-го сумматора по модулю два 8₁-8_N. Первый и второй информационные входы сумматора по модулю два 8₁-8_N подключены соответственно к первому и второму информационному выходам р-го ЭУС 6₁-6_N. Вход обратной связи р-го ЭУС 6₁-6_N и передающий вход р-го БОС 7₁-7_N подключены к информационному выходу (р+1)-го БОС 7₁-7_N. Выход М-го объединителя 3₁-3_М подключен к входу обратной связи N-го ЭУС 6₁-6_N. Выход М-го объединителя 3₁-3_М подключен к передающему входу N-го БОС 7₁-7_N и является выходом генератора случайной последовательности. Выход элемента «ИЛИ» 10 подключен к второму входу первого КЭ 4₁-4_М. Выход элемента «ИЛИ» 10 подключен к информационному входу первого триггера 2₁-2_М. Первый вход m-го, где m=1,2,…М, КЭ 4₁ - 4 м, подключен к входу установки в состояние единица. Первый вход m-го, где m=1,2,…М, КЭ 4₁-4_М, подключен к управляющему входу m-го триггера 2₁-2_М и является m-м управляющим входом генератора случайной последовательности. Блокирующий вход n-го, где n=l,2,…N, ЭУС 6₁-6_N подключен к входу установки в состояние единица (n+1)-го триггера 2₁-2_М. Разрешающий вход n-го ЭУС 6₁-6_N является n-м управляющим входом обратной связи генератора псевдослучайной последовательности.

Входящие в общую структуру генератора псевдослучайной последовательности элементы могут быть реализованы в настоящее время при использовании имеющейся элементной базы:

Генератор тактовых импульсов 1 может быть реализован путем применения интегральной схемы 2ГС191, как описано в книге: В.А.Батушев; Основы применения интегральных схем - ВАС, 1972. стр.83-84.

Элементы "И", "ИЛИ", "ИЛИ-НЕ" известны и описаны, например, в книге: П.П.Мальцев, Н.С.Долидзе, М.И.Критенко и др. Цифровые интегральные микросхемы; Справочник. - М.: Радио и связь, 1994, стр.234-237.

DV-триггеры известны и описаны, например, в книге: В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. Микросхемы и их применение: Справочное пособие. - М.: Энергия, 1978, стр.164-168.

Резистор 5.1 может быть реализован путем применения матрицы резисторов, описанных в книге: Б.В.Тарабрин, Л.Ф-Лунин, Ю.Н.Смирнов и др. Интегральные микросхемы; Справочник. - Издание второе, исправленное - М: Энергоатомиздат, 1985 г., стр.190.

Конденсатор 5.2 может быть реализован путем применения конденсаторов, описанных в книге: P.M.Терещук, К.М.Терещук, С.А.Седов. Полупроводниковые приемно-усилительные устройства; Справочник радиолюбителя. - Издание второе, стереотипное. - Киев: Наукова думка, 1982 г., стр.44-62.

Сумматор по модулю два 8₁-8_N известен и описан например, в книге: Ю.А.Беляев, А.В.Семенов; Теоретические основы вычислительной техники Часть 1-ЛВВИУС, 1988. - с.117-118.

Схема элемента запуска 9, может быть реализована как переключатель механический, известный и описанный в книге: Ю.Л.Мазора, Е.А.Мачусского, В.И.Правды. Радиотехника: Энциклопедия. - М: Издательский дом «Додэка-XXI» 2002. стр.865

Генератор псевдослучайной последовательности работает следующим образом.

Подготовка устройства к работе заключается в установке всех элементов в исходное состояние:

- триггеры 2₁,…,2_M (Фиг.1) устанавливаются в состояние логического ноля, посредством кратковременной подачи на установочные входы R триггеров 2₁,…,2_M высокого уровня сигнала от БУНС 5 (Фиг.4) при замыкании ключа 5.4 (Фиг.4) данного блока;

- на управляющие входы 1,…,М и управляющие входы обратной связи 1,…,N (Фиг.1) подаются сигналы, определяющие структуру псевдослучайной последовательности;

- ГТИ 5 (Фиг.1) формирует сигналы тактовой синхронизации с частотой следования, соответствующей частоте формируемой псевдослучайной последовательности;

- элемент запуска 9 (Фиг.1,6) находится в отключенном состоянии.

Устройство-формирователь псевдослучайной последовательности работает в следующих режимах:

формирование псевдослучайной последовательности максимальной длины и фиксированной структуры; формирование псевдослучайной последовательности переменной длины; формирование псевдослучайной последовательности разных структур.

При формировании псевдослучайной последовательности максимальной длины и фиксированной структуры, задействованы все триггеры 2₁,…,2_M устройства. Сумматоры по модулю два 8₁-8_N, ЭУС 6₁-6_N, БОС 7₁-7_N подключаются в соответствии с установленными правилами.

Исходное состояние: на управляющие входы 1,…,М подается сигнал логической единицы, на управляющие входы обратной связи, за исключением одного, который определяет требуемую структуру формируемой псевдослучайной последовательности, подается сигнал логического ноля. Выбор входа обратной связи, определяющего структуру формируемой псевдослучайной последовательности, может проводиться по правилам, как показано, например, в книге: Варакин Л.Е. «Системы связи с шумоподобными сигналами - М.: Радио и связь, 1985, страница 59.

В данном случае устройство работает следующим образом: при замыкании контакта в элементе запуска 9 (Фиг.1, Фиг.6) сигнал логической единицы через элемент 10 ИЛИ (Фиг.1) подается на информационный вход триггера 2₁, с приходом синхронизирующего сигнала с генератора тактовых импульсов на синхронизирующие входы триггеров 2₁,…,2_M данная единица записывается в триггер 2₁.

При приходе следующего тактового импульса триггер 2₁ переходит в состояние логического нуля, триггер 2₂ переводится в состояние логической единицы. Таким образом, логическая единица последовательно по триггерам передвигается до триггера 2_M.

При переводе триггера 2_M в состояние логической единицы, к выходу которого подключен сумматор по модулю два, формирующий структуру псевдослучайной последовательности, начинает формироваться псевдослучайная последовательность. При этом структура псевдослучайной последовательности формируется посредством подачи сигналов по цепи обратной связи с выхода включенного сумматора по модулю два 8₁-8_N, на вход элемента «ИЛИ» 10 (Фиг.1, Фиг.4) далее на информационный вход триггера 2₁. То же самое происходит при переходе М-го триггера в состояние логической единицы. Таким образом, формируется структура псевдослучайной последовательности.

При формировании псевдослучайной последовательности переменной длины часть триггеров исключается из процесса формирования псевдослучайной последовательности путем подачи на соответствующие 1,…,М (Фиг1.) управляющие входы сигнала логический ноль. В этом случае триггер будет находиться в отключенном состоянии, а на его выходе будет сигнал логического ноля. Сигнал логического ноля на управляющем входе отключает одноименный триггер, переводя его в состояние логического ноля, и обеспечивает прохождение информационного сигнала через коммутирующий элемент 4 (Фиг.5) на соответствующий объеденитель 3 (Фиг.1) подключенный к выключенному триггеру. Тот же сигнал логического ноля на управляющем входе через схему элемента управления сумматором по модулю два (Фиг.2) отключает сумматор по модулю два и обеспечивает прохождение по цепи обратной связи (Фиг.3) информационного сигнала формирующего структуру псевдослучайной последовательности. Прохождение информационного сигнала относительно задействованных (включенных в работу) триггеров осуществляется аналогично процессу формирования псевдослучайной последовательности максимальной длинны.

Процесс передачи информации при отключении триггеров обеспечивается посредством работы схемы коммутирующего элемента. Если на управляющем входе будет сигнал логического ноля, элемент 4.m.1 (Фиг.5) подготовит элемент 4.m.2 к прохождению информационного сигнала, не задействуя одноименный отключенный триггер.

Формирование псевдослучайной последовательности разных структур обеспечивается за счет отключения (включения) сумматоров по модулю два 8 (Фиг.1).

Во всех случаях соответствующий сумматор по модулю два включается одновременной подачей на одноименный управляющий вход обратной связи и соответствующий управляющий вход логической единицы. В этом случае сигнал на входах сумматора по модулю два будет определяться сигналами на выходах предыдущего и М-го объеденителей. Элементы 6.m.2 и 6.m.3 (Фиг.2) устройства управления сумматором по модулю два находятся в ожидающем режиме, так как на выходе элемента 6.m.1 будет сигнал логической единицы, который соответственно подается на один из входов элементов 6.m.2 и 6.m.3. В то же время элемент 7.m.2 (Фиг.3) блока обратной связи находится в состоянии запрещающем продвижение информационного сигнала, что исключает передачу сигнала обратной связи, минуя сумматор по модулю два.

При наличии на управляющих входах схемы блока управления сумматором по модулю два (Фиг.1, Фиг.2) хотя бы одного логического ноля, что соответствует случаю отключения триггера из процесса формирования псевдослучайной последовательности (логический ноль на соответствующем управляющем входе (Фиг.1) или отключения сумматора по модулю два (логический ноль на управляющем входе обратной связи) в этом случае на выходах элементов 6.m.2 и 6.m.3 будет сигнал логического ноля, что обеспечит возможность передачи сигнала обратной связи, минуя сумматор по модулю два, так как элемент 7.m.1 и 7.m.2 (Фиг.3) в этом случае находятся в ожидающих режимах.

Таким образом, по сравнению с ближайшим аналогом заявленный генератор формирования псевдослучайной последовательности имеет большие функциональные возможности, поскольку может быть использован, например, для построения универсальных устройств тестирования каналов связи.

Генератор псевдослучайной последовательности, содержащий сумматор по модулю два, и генератор тактовых импульсов, выход которого подключен к тактовым входам М>=3 триггеров, отличающийся тем, что дополнительно введен блок установки начального состояния, элемент запуска, элемент ИЛИ, М коммутирующих элементов, М объединителей, N=M-1 элементов управления сумматором и N блоков обратной связи, и дополнительно N-1 сумматоров по модулю два, выход блока установки начального состояния подключен к входам установки в состояние ноль М триггеров и к входу элемента запуска, выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу первого блока обратной связи, выход р-го, где р=1, 2,…(М-1), коммутирующего элемента подключен к первому входу р-го объединителя, второй вход которого подключен к выходу р-го триггера, выход р-го объединителя подключен к первому входу (р+1)-го коммутирующего элемента, информационному входу (р+1)-го триггера и информационному входу р-го элемента управления сумматором, управляющий выход которого подключен к блокирующему входу р-го блока обратной связи, информационный вход которого подключен к выходу р-го сумматора по модулю два, первый и второй информационные входы которого подключены соответственно к первому и второму информационному выходам р-го элемента управления сумматором, вход обратной связи которого и передающий вход р-го блока обратной связи подключены к информационному выходу (р+1)-го блока обратной связи, выход М-го объединителя подключен к входу обратной связи N-го элемента управления сумматором и передающему входу N-го блока обратной связи, и является выходом генератора псевдослучайной последовательности, выход элемента ИЛИ подключен к второму входу первого коммутирующего элемента и информационному входу первого триггера, первый вход m-го, где m=1, 2,…М коммутирующего элемента подключен к входу установки в состояние единица и к управляющему входу m-го триггера и является m-м управляющим входом генератора псевдослучайной последовательности, причем блокирующий вход n-го, где n=1, 2,…N элемента управления сумматором подключен к входу установки в состояние единица (n+1)-го триггера, а разрешающий вход n-го элемента управления сумматором является n-м управляющим входом обратной связи генератора псевдослучайной последовательности.