Многофункциональная логическая схема в интегральном исполнении

Многофункциональная логическая схема в интегральном исполнении

Иллюстрации

Показать все

Реферат

 

!

О П И С А Н Й Е 236530

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹

Кл. 21ат, 36/18

Заявлено 21.!!.1968 (№ 1220180/18-24) с присоединением заягки ¹

Приоритет

Опубликовано 03.11,1969. Бюллетень ¹ 7

Дата опубликования описания 11Л 11.1969 х(ПК Н ОЗК

УДК 681.325.65(088.8) Комитет по делам изобретений и открытий при Совете Министров

СССР

Авторы изобрегения

И. В. Прангишвили, E. В. Бабичева, М. А. Ускач, Э. В. Евреинов, А. И, Мишин, М. А. Королев, В. М, Гусаков и Е. С. Сельков

Институт автоматики и телемеханики (технической кибернетики) Заявитель

МНОГОФУНКЦИОНАЛЬНАЯ ЛОГИЧЕСКАЯ СХЕМА

В ИНТЕГРАЛЬНОМ ИСПОЛНЕНИИ

Предложенная многофункциональная логическая схема относится к элементам вычислительнсй техники и может быть использована в качестве элемента памяти, задержки, регистра сдвига, логического элемента в вычислительных машинах и устройствах автоматики на ичтегральных схемах.

Известные лстгическ ие интегральные схемы являются большей частью однофункциональными, как например, схема сдвигового регистра, ячейки оперативной памяти, логические схемы типа «ИЛИ вЂ” НЕ» и т. д., либо представляют собой простое объединение в одном корпусе не связанных друг с другом логических схем типа «И», «ИЛИ», «задержка» с большим числом индивидуальных входов и выходов, что приводит к снижению надежности устройства, так как надежность внугренних компочентов интегральных схем значительно выше надежности внешних выводов и паек.

Предложенная многофункциональная логическая схема в интегральном исполнении, содержащая триггеры, входные схемы «И — НЕ» установки в «нуль» и «единицу», выходные схемы «И — HE», управляющий rpnrrep

tiупр,авляющие схемы «И»,,«И — НЕ», «ИЛИ вЂ” НЕ», отличается тем, что в ней единичные входы тритгеров соединены с выходами входных схем «И вЂ” НЕ» установки в «единицу», одни входы которых соответственно подключены и единичным входам схемы, а вторые входы соединены с выходом управляющей схемы «И», один вход которой подключен ко входу управляющей схемы

«И — HE;), устанавливающей управляющий триггер в «единицу», и и первому управляющему входу, а другои вход — со вторым управляющим входом схемы. Единичные выходы

10 триггеров через выходные схемы «И — НЕ» подключены к выходам схемы, вторые входы выходных схем «11 — НЕ» соединены с выходом управляющей схемы «ИЛИ вЂ” НЕ», соединенной через вторую и третью управляющие

15 схемы «И» с выходами управляющего триггера, а вторые входы управляющих схем «И» подключены и третьему управляющему входу, один непосредственно, а другой — через управляющую схему «11 — HE», другой вход ко20 торой подсоединен ко второму управляющему входу и ко входам схем «И вЂ” НЕ» установки триггеров в нуль, другие входы которых подключены к четвертому управляющему входу и ко входу схемы «И — 1-IE» установки управ25 ляющего триггера в «едпницу».

Такое выполнение позволяет расширить функциональные возможности и сократить число типов интегральных схем.

Описываемая многофункциональная логи30 ческая схема в интегральном исполнении приведена на чертеже.

4 3

Оl I с) (o, .(., ) ж i. I Тр I I I ГL>j) I>l 1, 3 Il p l l>1(и (f3 >О (>(>I: II T, Ь» I I <1)l fl (Х Х! 51.,: .< I I. (, 2 и > ус!» (ООТ!3 :.10 I БСИИО. (:;i!II!!I(IH!>IС 13i I XOH»! тj,i:I f p;)OB 1 i«pc., Выходные CГхсмы «11-? II;»

9 II управ (iiioil(IIC сXCXII>I «И» 10, «И--1?Е» 11

1 «()(. Ди !сч!ы с Б fxo.fax!1! 6 — 8 схемы. УГ!р((Б, 1HIotI llj риггср < (I, IИ ? IE» 12 ком»i(Tffj)x.:"t (;.:.;) дftt;;с cxc»t>t «:И-- 111.;» 2 и 8 и выход!i»ic xc. Я «(1 (1(» 1. Запись информации l3 триггеры 1 ол Г(;с ". I3. Icò«51 через е(IHIII(fable Входы 1 >> 16; сч;!т!Ät)aHiic и;! (Op)! a!(If!I произ.,о(> (!ГГ«5(.1:,>,;хо (ОБ;) --<5 ! (??????? co???????? i ????b??lo????(0 ??????lli)obahi???? 13????;3. . ?? 3 ??!>; > (I (Il j) 3 Б1 я ю щи х Б хо. (3 х 1 7- 0 ,; сди!1(!ч!i;>ix !)xogax 1, > 16 предлагаемую схсМУ к!Ожпо ИаетРапнатЬ На ВЫПОЛНЕНИС О (!(Ой

1!3 сл(",у!Ощlfx основных функ!и!й: г (:.:Си:;!i одиоро!(tto«cтруктуры;

o) оиср-! ilfâíoè»a)151TII Бы п(слитсльиой ма- ™

ill!1!t1i смкост()о 4 бит с координатной запис(ю и с"! т»iBait;Ic)i;

Б ) (сты ре )аз р5!дпОГО 113 paг!Г1с, !ьпОГО 3:lIIoм, 1 аю(цсгo регистра; г) ч«тырсхразрлдиого четырехтак>п!Огo

;.,!3èãî10: о регистра (половина), ;I) Босьм:(разрядного четыре;тактис" 0 рас: рсд«л;(Г; -.1;1:)!Г!угп,сов (половина); .i!3j XT= .! 1ПОГО Э,IСМСИ13 ЗЯДСРЖКИ:)C!!C

3j c.(.i!(i (по 1()B»lta); 30

Я< ) Л! ПО Го(ЗXO,",OÁOÃO .10! I I ×CCÅOÃO Эг!(Ч»(СЦ :!

<,(. ? (! »;

:> ) (1 1, > (Г 0;3 Х;) 10! 3 O I Л 0 Г l i (I Ñ C I 0 Ã O ..-) Л () С (. Г 3

<, I1».

I1ñpc:.f«..IIII>I(. функции рса1llaóloòca л - 35 д, fo! J. f! ) f о б р a:; 0) f . (()уцкци5 !Сйкп о (Hopoд:Ioif

«т р I< т у р ы. Совокуп !ость миогофуикцll()

11 ЛЫ>Ь: ;,Л О!. !ЧССКИХ СХСМ, СОСДПНСИИЫХ М()!С(У сооои ь Бид решетки, образует î.(liopoa!!, ю

CTP > I(TK Р>, > (1 PI I ICXI КажД351 101 ИЧЕСК (Я СХ("I »

5 Б, I я ст с 5! 51 с и ко Й c l j) x J p û . С и Гн а . ы О 1 (. Осс jlt»x s«ice!< (например, от

;i (еск., Г(раз;!if fo((jèñ входы 18- -20 испол.: ylOTC5l Д,!5(.! >ICÒ,)OIIK!I 51 IСЙК1! CTP) К(»ГРЫ С ПОМОх II() 3:3 151iol((C I 0 T pl! I Bñð 9 !13 Бь(по1 пе1 i!C одпои !з логи сских функций «И -I I 3», 50 либо «1!» На 3 сип(алами, подаииы)ш на уирa((3!!5(lolij((и Вход 17 (трипер 9 соо>п)ст(гf)cHпо Б пм,!L(30)1,1ибО Б сдпничном cocT053HHff) .

С помощью ед(шнчиых Входов 18 — -16 соотьетству!ощие тр!Н»геры 1 уcTallaB IIIL(310òñÿ !3 сдlïlè шое состояние, при этом разрывается инфо() ъ(3 ционн ая сВязь >!е)кду дан НОЙ я !СЙ кОЙ

lI соответствующей соседней. Наличию связи

Гпсжду ячейками сост!3стству!От пулевые состояния Tригг роз 1.

Оперативная память вы I!ic Ilтельной маш(lны емкость(о 4 б!(I с коорди(!Зтной запись!о и с: ITBIB а н и е . >1..>ап!!Сь IIII ()opx(3!11(I! в триГГер! 1, 11)(еюlц I!c5! Hc(calli!11!x Входах 1 — 16, 1! ро- 65

Таблица 1

Ед((ничные входы if выходы 13(14,15,1635(6)7, нечетной логическои схемы

5.,6.,7.,8.,14.,15.,16.

ЕДИНИЧНЫЕ ВХОДЫ il ВЫХОДЫ четной логнческо(! схемы.)апис! информации извне в сдвнговый реп!стр i:роизводится по единичным входам 18 —(;(БО:(ИТС .! II > ГС (i 0 IIIOBP - ЗIСННОИ ИОД3 I II (. (Пи„:HI>Ix «ип(;3 IOB Ii;. упр<и)г(л(ощие входы 18 и

1<1. С: (Г ыванис з!tti!cа (иой (шформацин ос,п(ссгвллстсл при подаче единичных сигналов

i:a уиравллкпцис входы 17 и 18, при этом с

Выходов схемы 6 — 8 снимается прямой код.

Стирание информации производится путем подачи сдииич(!ых el!1 i!3 IQB одновременно н» управляюш! с водL! 18 и 20. Для увеличения

l(0 1II(IC(T!13 j)nBP5!, (OB !3 C, !OBC IICOOXOQII)IO OL1> ;(f10 li !> П«С НОГ!ЬКО С. )I С001 ВСТСТBPliHO ll(i

Bx() „ (м 17, 18 19 и 20. (C i 1>l P L Х j) 3 3 Р 51 j II Ы !I П 3 Р 3 Г(.1 L Г(Ь;!Ый з а пом:!и а !Ощи и рег;!стр. 33ппсь, считывание и стирание инфо»iaции Б отл Гчие от функции оперативной I!au>IT!I Осхществллетсл по одной коорд!шате при подаче сд(шичиого >ч!гнала иа управляющие входы

19, 17, 20. 1-Iа управляющий вход 18 по.то5(1:— о подаетс51 напряжение питания.

Четырехразрядиый четырех гактп сдвиговый регистр> распредс-! fITc.I!> и (пу IbcoB II двухта к гиый элемент задержки -- реле времени., (Г!51 построения сдвигового регистра, распредел ITел51 импе«!Бсов и элемента задержки —— рсле времен(! Необходимо соединить (егное

КО«(И !ССТ130 (МИН((МУЫ J3P) )IH ОГОфX>l(КЦИОI 3 I B I >I . I 0 I I >I P. C к I I X C е (I П р 1 1 3 I !, 1 11 > P. 5J C Г B i H этих )стро((ств основан на том, по информа;;,ii5; поочередно персп((сывастс5! Hç нечетных (хсм в (ieiaые и обратно. С (Biii !шформаш!и осу!цсствллстся Вcëåäñòâèå того, что Выход

1(ажл(0! 0 !la !(>ТЫ РС . P33()51 JOB ПС !«TH Olf >>1!30ГО(j) !If((>f:(>:(:!«i!330é схемы соединяется с ед ш,t«f:J I)i f3X0J0XI C ICJX JOI(jCI разряда четной )IHO-! офуIIJ Ij!IOHaльной схемы, а выход каждого

IIa четырех разрядов четной схемы — = единичным входом соответствующего разряда нечетной схемы. При этом в сдвиговом регистре 11 распределителе импульсов после каждой переписи информации происходит очистка памяти триггеров 1 соответствующей логической схемы. Для реализации этих операций ца управляющие входы многофункциональных схем подается четырехтактная серия импульсов. !!pit работе элемента задержи;! о шстка памяти триггеров 1 не производится, поэтому з этом слу!(1L .(остаточно двухтактной серии иxiпульсов. > (,1;i выполнения указанных функций необходимо !опарно соединить единичные Входы и выходы нечетной и четной многофункциональш.гх логических схем, обозначенных соответственно с индексами (и 2, в соответствии с таблицей 1.

236530

1б нечетной логической схемы. На единичный вход 18 четной логической схемы подается, в зависимости от назначения, напряжение питания (сдвиговый регистр), импульсный сигнал (распределитель импульсов) либо единичный скачок (элемент задержки). На управляющие входы 17 — 20 подаются тактовые импульсы

T,; T>, T,; T, и напряжение питания в соответствии в табл. 2.

Т а Ол и ц а 2

Управляющие входы

I

С>

Г

С> о к

Q ! E» гб. Наименование сигнала

JlJî п/п

19, 17„

19, 20., 19, 20. т, Т:

17,;

19.

20, 19

20, 18,;, 17,; 17., 17,; 17., 18,; 18.

Напряя<еиие питания

18., 18,,; 18., 1

Многовходовые логические элем е н т ы «И — НЕ», «И». Выходы 5 — 8 нескольких элементов объединяются на управляющем входе 17. Если управляющий триггер

9 многофункциональной логической схемы находится в нулевом состоянии (на управляющие входы 18, 20 подано напряжение питания), то на любом из выходов 5 — 8 реализм е1ся функция «И — НЕ» от переменных, поданных на управляющий вход 17. Если управля|ощий триггер 9 находится в единичном состоянии (на управляющие входы 19, 20 подано напряжение питания), то реализуется функция

«И» от тех же переменных. В последнем слу"làå требуется предварительный сброс триьчеров 1 путем подачи однократного единичного сигнала на управляющий вход 18.

Предмет изобретения

Многофункциональная логическая схема в интегральном исполнении, содержащая триггеры, входные схемы «И — НЕ» установки в

«нуль и «единицу», выходные схемы «И — HE», управляющий триггер и управляющие схемы

«I I», «И — НЕ», «ИЛИ вЂ” НЕ», orëè÷àloöàëñç тем, что, с целью расширения функциональных возможностей и сокращения числа типов интегральных схем, в ней единичные входы триггеров соединены с выходами входных схем «И вЂ” НЕ» установки в «единицу», одни входы которых соответственно подключены к единичным входам схемы, а вторые входы соединены с выходом управляющей схемы

«И», один вход которои подключен ко входу управляющей схемы «И -HE», устанавливающей управляющий триггер в «единицу», и к первому управляющему входу, а другой

28 вход — со вторым управлгпощим входом схемы; единичные выходы триггеров через выходные схемы «И — НЕ» подключены к выходам схемы, вторые входы выходных схем «И вЂ” НЕ» соединены с выходом управляющей схемы

80 «ИЛИ вЂ” НЕ», соединенной через вторую и третью управляющие cхемы «И» с выходами управляющего триггера, а вторые входы управляющих схем «И» подключены к третьему управляющему входу, один непосредственно, 35 а другой — через управляющую схему «И-I11:-», другой вход которой подсоединен ко второму управляющему входу и ко входам схем «И вЂ” -IE» установки триггеров в «нуль», другис входы которых подключены к четвертому управляющему входу и ко входу схемы

«И — НЕ» установки управляющего триггера в «един и цу».

77

Э (остии тсси, IO. H. Колотов

Редактор Е. А. Кречетова Тскрсд А. А Камышиикова 1(оррс 10pl,l: Е. Ласточкина и В. Петрова

Заказ 1170 1 Тираж 480 Подиисиос

11НИИПИ Комитета по делам изобретений и открьгпий ири (:оиет А!ииистрои (Х(.Г

Москва. Цсит1к пр. Сероиа, д. 4

Типоириф 11<, II к (,аи, иоки, 2