Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации
Патент 2375742
Авторы
Правообладатели
Классы МПК
Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных двоичной системе счисления, и устройство для его реализации
Иллюстрации
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций, в частности процессов суммирования и вычитания. Техническим результатом является повышение быстродействия суммирования. Каждый разряд устройства параллельного логического суммирования аргументов аналоговых сигналов слагаемых эквивалентных позиционно-знаковой системе счисления f(+/-), выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, каждый из которых включает два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ, элемент НЕ.2 н.п. ф-лы, 6 ил.
Реферат
Текст описания приведен в факсимильном виде.
1. Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), включающий выполнение в условно «i» разряде преобразований аналоговых сигналов слагаемых ni и mi, с условно высоким или активным уровнем сигнала либо условно низким уровнем сигнала или неактивным, при этом из входных аналоговых сигналов ni и mi логически формируют аналоговый сигнал первой промежуточной суммы S1 i и аналоговый сигнал второй промежуточной суммы S2 i посредством функций f1(})-ИЛИ и f1(&)-И, при этом формируют положительный выходной аналоговый сигнал суммы +Si, отличающийся тем, что в условно «i» разряде одновременно формируют как положительный +Si, так и условно отрицательный выходной аналоговый сигнал -Si посредством эквивалентных логических преобразований входных позиционно-знаковых аналоговых сигналов ±ni и ±mi, при этом в «i» разряде первой промежуточной суммы S1 i аналоговый сигнал логически формируют с измененным уровнем аналогового сигнала S 1 i, посредством функций f1(}&)-ИЛИ-НЕ из входных позиционно-знаковых аналоговых сигналов ±ni и ±mi и аналогового сигнала второй промежуточной суммы S2 i-1 «i-1» разряда, который затем логически объединяют посредством функции f1(})-ИЛИ с аналоговым сигналом второй промежуточной суммы S2 i «i» разряда, а логически сформированный выходной аналоговый сигнал +S 3 i с измененным по уровню посредством функции f1(&)-HE и аналогичный сигнал -S 3 i, но другого знака, логически преобразуют посредством функции f2(&)-И в выходной аналоговый сигнал +Si или -Si, при этом логико-динамический процесс реализуют в соответствии с математической моделью где -логическая функция f1(&)-И преобразования системы аналоговых сигналов; -логическая функция f1(})-ИЛИ объединения аналоговых сигналов; -логическая функция f1(}&)-ИЛИ-НЕ объединения аналоговых сигналов с изменением по уровню выходного аналогового сигнала;«=& 1=» - логическая функция f1(&)-HE или функция изменения уровня аналогового сигнала аргумента.
2. Устройство параллельного логического суммирования аргументов аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), условно «i», разряд которого включает логические функции f1(})-ИЛИ и f1(&)-И, две функциональные входные связи которой являются входными связями приема аналоговых сигналов слагаемых ni и mi, а также включает логические функции f2(&)-И и f1(&)-HE, в которой функциональная выходная связь является одной из функциональной входной связью логической функции f2(&)-И, при этом включает формирование результирующего сигнала аргументы суммы +Si, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, и в каждый канал введена дополнительная логическая функция f1(}&)-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида