Патент ссср 240341

Патент ссср 240341

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е „„ 4ои41

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 30.10.67 (21) 1194085/18-24 (51) М. Кл. G 06 3 1/00

2 с присоединением заявки № (23) Приоритет (43) Опубликовано 20.06.69Бюллетень № 21 (53) УДК 681.34(088.8) (45) Дата опубликования описания 15 03.77

Государственный комитет

Совета Министров СССР

f10 делам изооретений и открытий

В. А, Ацюковский, A. С. Завода, А, А. Давыдов, Ю. Е. Кочуров, Л. П. Горохов и Н. И. Манто (72) Авторы изобретения (71) Заявитель (54) КОМБИНИРОВАННАЯ ЦИФРОВАЯ ВЫЧИСЛИТЕЛЬНАЯ МАШИНА

Известны комбинированные цифровые вычислительные машины (КЦВМ), содержащие арифметические устройства, оперативные запоминающие устройства, регистры и логические схемы, б

Недостатками известных машин являются низкая производительность и сложная, конструкция.

Предлагаемая машина отличается тем, что она содержит три однотипных сдвиго- 10 вых регистра с логической обратной связью, входы которых соединены с выходом регистра считывания постоянного за-, поминающего устройства, а выходы — со входами схемы "И", выходы регистров счи- 15 тывания первого и второго оперативных за-. поминающих устройств подсоединены через вентили и переключатели соответственно ко входам сумматора подынтегральной функции и первому входу блока инвертирования,j 20, суммирования, умножения арифметического, устройства, выходы которых подключены

1 через переключатели и вентили ко входам:

j регистров записи соответственно первого и второго оперативных запоминающих уст- 1 N ройств. Выходы регистров блока хранения приращений соединены через коммутатор со входами регистров записи оперативных запоминающих устройств, а входы — через коммутаторы подсоединены к выходам регистров считывания оперативных и запоминающих устройств. Ко входам и выходам накапливающего сумматора арифметического устройства подключены первый и второй коммутаторы; выход первого коммутатора соединен со входом накапливающего сумматора, первый вход — с выходом схемы выделения приращений, второй вход — с выходом блока хранения приращений, а выход второго коммутатора подключен ко входу регистра сдвига сумматора приращений, один вход которого соединен с выходом накапливающего сумматора, а второй вход с выходом блока хранения приращений.

Вход дешифратора кодов операций устройства управления специализированного вы- чнслИтельного устройства подсоединен через вентиль к выходу регистра считывания постоянного запоминающего устройства; выход сумматора подынтегральной функции

240341

l5

, (АУ) 7, предназначенное для последова ; тельного выполнения операций интегрирова(ния при работе в режиме ЦДА; устройство управления (УУ) 8, обеспечиваюшее выработку последовательности управляюших сигналов в соответствии с программой решения задачи при работе в режиме ЦДА, В состав ОЗУ 3 входят ОЗУ и анало(1

00: гичное ОЗУ . ОЗУ бодержит куб 9, ре- I

1 подключен ко второму .входу блока инвер-1

: тирования, .суммирования, умножения арифметического устройства, выход дешифрато-,: ра кодов операций устройства управления специализированног о вычислительного уст) ройства соединен с третьим входом блока инвертирования, суммирования, умножения арифметического устройства. Вход схемы

) (пуска подсоединен к выходу регистра считывания постоянного запоминаюшего устройства. Это позволяет повысить произво-, дительность машины и упростить ее конструкцию.

Предлагаемая машина отличается также тем, что блок инвертирования, суммирования, умножения арифметического устройства содержит сул(л(атор по модулю два, первый вход которого обьединеп со входом первой схемы и((вертирования и подсоединен к третьему выхоцу блока инвертирования, суммирования, умножения арифметического устройства, второй вход сумматора по модулю цва поцключен к выходу тригг ера знака прирашения, а выход соединен с управляющим входом второй схемы инвертирования, информацион ый вход котррой через переключатель подключен ко второму входу блока ицвергирования, суммирования, у((цожения, а выход соединен со входами вентилей множительно — суммирующего длока; инфорл;ационпый вход первой схемы инвертирования подключен к г(ервому входу блока инвертирования, суммирования, умножения арифметического устройства. Это .позволяет сократить время интегрирования.

Другим отлпчием предлагаемой машины является То что в ней схема выделения прирашений содержит блгк оценки величины модуля и регистр сдвига, в од которого соединен с выходом множит зльно-суммирующего блока, а выход - со входом блока хранения приращений, выходы ячеек регистра сдвига подсоединены ко входам блока оценки величины модуля, а входы — к выходам блока оценки величины модуля. Это позволяет отрабатывать следящий интегратор в режиме многоразрядных прирашений, Кроме того, в блоке хранения прираше- ний выходы (гг -1)-го, (((-2)-го и . (И вЂ” 3)-го разрядов каждого регистра соединены через вентили со входом ((-го разряда соответствуюшего регистра, Это позволяет упростить блок хранения приращений.

Предлагаемая машина отличается также тем, что в множительно-суммируюшем блоке вход каждого сумматора соединен с выходом вентиля соответствующего разряда, второй вход каждого сумматора подсоеди нен к выходу сумматора соответствующего предыдущего разряда, а второй вход сумматора младшего разряда соединен с выходом второй схемы инвертирования, Это позволяет упростить множительно-сул(мирующий блок.

На фиг. 1 представлена структурная схема предлагаемой машины; на фиг. 2структурная схема блока инвертирования, сложения, умножения (БИСУ) и схемы вы деления прирашений; на фиг, 3 — схема обмена между оперативным запоминающим устройством (ОЗУ) и блоком хранения приращений (БХП) с цепями переписи приращений из старой линейки в новую; на фиг.

4 — временная диаграмма работы машины в рех<име интегрирования.

Предлагаемая машин содержит (фиг. 1) универсачьную цифровую вычислительную машину (VUBM) 1 и специализированное вычислительное устройство — блок интегрирования (БИ) 2, обеспечивающий работу в режиме цифрового дифференциального анализатора (LiQA) с многоразрядными прирашениям и.

В состав УЦВМ

° оперативное . запом инаю шее устройство (ОЗУ) 3, состоящее из одного или двух автономных блоков памяти и предназначенное для хранения исходных данных, про- ( межуточных и конечных результатов вычислений УЦВМ, а также текуших значений, подынтегральной функции, остатков и при) рашений интегралов всех интеграторов

ЦДА; постоянное запоминаюшее устройство(ПЗУ) 4, предназначенное для хранения констант и программ работы КЦВМ в ре Ч жимах УЦВМ и ЦДА; устройство 5 ариф( метики и управления (УАУ), предназначен-,( ное для выполнения арифметических и ло() гических операций и для выработки после- (: довательности управляюших сигналов в со- ответствии с программой решения задач при работе в режиме УЦВМ.

В состав БИ входят: блок 6 хранения прирашений (БХП), ) представляющий собой сверхоперативную па« мять на регистрах и предназначенный для за поминания части прира шений (текуших

) интеграторов ) „арифметическое устройство

240341 гистр 10 адреса, регистр 11 числа, регистр 12 записи, вентили 13 и 14.

ОЗУ содержит куб 15, регистры 16, 2

17 и 18 и вентили 19 и 20.

B состав ПЗУ 4 входят куб 21, регистр

22 адреса, регистр 23 числа и вентили

24, 25и26, В состав БХП 6 входят: регистры 27 и 28 хранения прирашвний, 10 количество которых равно разрядности прирашений m коммутаторы 29, 30 и 31.

В состав АУ 7 входят: блок 32 инвертирования, сложения, умножения (БИСУ); схема 33 пуска, обеI спечиваюшая масштабирование 7 — регистров интеграторов; схема 34 выделения прирашений (СВП);,накапливаюший суммач тор 35 прирашений 57 предназначенный для непосредственного накопления суммы прирашений, поступаюших на вход У интегратора; сумматор 36 подынтегральной функции; регистр 37 сдвига суммы прирашений 6 У; переключатели 38, 39 и 40, обеспечиваюшие работу КЦВМ как с одно- щ канальной оперативной памятью, так и с двухканальной (на фиг. 1 переключатели изображены в положении, соответствуюшем работе с двухканальной памятью; коммута торы 41, 42, 43 и 44.

В состав УУ 8 входят: к — разрядные реккурентные регистры

45, 46 и 47, каждый из которых имеет блок логической обратной связи (соответственно блоки 48,49 и 50) и выходную схему "И" (соответственно схемы51, 52 и 53); число к выбирается из условия 2 -14 Ц, где

И вЂ” длина регистров 27 и 28; дешифратор 54 кода операций; схема тактирования (на чертеже не показана), вырабатываю цая 4О управляюшие импульсы; ее выходы связаны со входами всех вентилей и коммутаторов, указанных выше; на фиг. 1 эти управляюшие сигналы показаны стрелками.

l 45

В состав БИСУ 32 входят (фиг. 2): схема 55 инвертирования (СИ ), предназначенная для инвертирования кода S

1-1 сумматор 56 по модулю, предназначенный для выработки сигнала, управляюшего схемой 57; схема 57 инвертирования (СИ ), 2 предназначенная для инвертирования кода о

; регистр 58 модуля приращения Л Х, 1 предназначенный для хранения кона модуля 55 прирашения ЙХ„, схема 59 образова ния модуля, предназначенная для образования кода модуля прирашения QX ; триггер 60 знака прирашения К, предназначенный для хранения знака прирашения Д Х, 60 и связанный с соответствуюшим выходом коммутатора 29; множительносуммируюший блок (МСБ) 61, предназначенный для одновременного выполнения операций умножения и суммирования.

Блок 61 содержит: вентили 62, 63, 64, количество которых равно разрядности прирашений m вентили предназначены для образования частичных произведении; одноразрядные сумматоры 65, 66, 67 последовательного действия, количество которых равно разрядности прирашений Ъ; сумматоры обладают собственной задержкой на один такт сдвига и предназначены для сложения и сдвига ча-. стичных произведений.

В состав СВП 34 входят: регистр 68 выдачи прирашений„предназначенный для хранения и выдачи прирашении; схема 69 оценки величины модуля (СОВМ), предназначенная для определения величины модуля, записанного в регистре

68 (больше или меньше 2, где lit — разрядность прирашений).

Каждый из регистров 27, 28 хранения прирашений содержит Я -разрядный регистр сдвига и четыре вентиля (N — рязрядность ячеек ОЗУ). На фиг, 3 изображен один из регистров хранения приращений. В его состав входят й, ячеек 70, 7 1, 72, 73, 74 регистра сдвига и вентили 75, 76, 77.

В соответствии с программой решения задачи КЦВМ работает либо в режиме

УЦВМ, либо в режиме ЦДА. Переход иэ режима УЦВМ в режим ЦДА и обратно выполняется по специальным командам. После переключения в режим интегрирования считываемые и3 ПЗУ 4 команды направляются в УУ 8 и дешифрируются в нем как команды интегрирования; при этом запрешается дешифрация кодов операций УАУ 5

YUBN. Процесс интегрирования выполняется по специальным командам БИ 2, Команды УЦВМ остаются неизменными, Интегри-, рование в БИ 2 осушествляется по мето-, ду прямоугольников.

При работе KUBN в режиме УЦВМ обращение за данными производится либо в

ОЗУ, либо в ОЗУ, при этом адрес ячей1 2 ки ОЗУ поступает из модификатора команд (он входит в состав УАУ 5) соответственно в один из регистров 10 или 16. Данные из ОЗУ и ОЗУ считываются в регистры

1 2

11 или 17, откуда они направляются в

УАУ 5 через один иэ открытых вентилей

14 или 20, 240

Если же отрабатывается интегратор, на Bxog ДУ KOToporo должно поступать только одно приращение, то последнее проходит через выходной коммутатор 42 в обход накапливающего сумматора 35. В команде интегрирования три разряда отводятся для записи специальных признаков

П, П и П, управляющих работой ком3 мутаторов 41 и 42. В разряд признака

П записывается единица (т, е, П = 1), 1 если приращение с выхода данного. интегратора необходимо сложить с содержимым накапливающего сумматора 35. В противном случае П = О.

3

П = 1, если приращение, поступающее из БХП 6 на вход данного интегратора, необходимо предварительно сложить с содержимым накапливающего сумматора 35.

В противном случае П =- О.

Если П =- 1, то приращение с выхо5 да L -го интегратора (с выхода СВП 34) поступает через коммутаторы 29 и 42 непосредственно в регистр 37 сдвига суммы прирашений и с его выхода — па вход сумматора 36 подынтегральной функции, причем это приращение в 5XII 6 не запис ываетс я.

Рассмотрим накопление суммы приращений в течение одного цикла интегрирования.

Значения признаков П, П и П с вы3 4 5 хода УУ 8 поступают на входы коммутаторов 41 и 42 и запоминаются на триггерах, входящих в состав коммутаторов. Из БХП

6 на вход БИСУ 32 в соответствии с адресом А подается приращение аХ . Кроме того, из БХП 6 в соответствии с адресом

Л, на входы коммутаторов 41 и 42 подается приращение gg.

Если П = 1, то приращение Д)ь через

4. входной коммутатор 41 поступает в накапливающий сумматор 35 и складывается с содержимым последнего. Полученная сумма через выходной коммутатор 42 поступает в регистр 37 сдвига суммы приращений и с его выхода — на вход сумматора

36 подынтегральной функции. Накапливающий сумматор 35 очищается.

Если П = О, то приращение аУ, считанное из БХП 6, не проходит в накапливающий сумматор 35, а непосредственно через выходной коммутатор 42 поступает в регистр 37.

Новые приращения образуютая на выходе СВП 34. Если П =1, то новое прира3

341

I0 щение через коммутатор 41 проходит в накапливающий сумматор 35 и складывается с его содержимым. Результат запоминается а накапливающем сумматоре 35. Если

П = О, то содержимое наканливающего

3 сумматора 35 не меняется после образования нов or о приращения.

Рассмотрим работу- КЦВМ в режиме интегрирования.

Предположим, что в данный момент начинается операция интегрирования в ь-ом интеграторе, При этом регистры 10 и 16 из модификатора команд записывают адреса ) и $ регистров 1 -интегратора. По

15 этим адресам происходит считывание из !

ОЗУ и ОЗУ в регистры 11 и 17 соот)-.

9 ветственно значений подынтегральной функь ции У. и остатка интеграла S. -ин1-1 ь-1 тегрснтора. B этот же момент по адресу, 20 записанному в регистре 22, через вентиль

26 з СК осуществляется считывание ад +1 L+1

deco А" н А (),+1 ) — интегратора, ах йу адреса А

f.+ L ((,-1)- интегратора, КО и

ЬZ признаког. ((, +1 ) — интегратора. Считывас ь ние вс.личин У., S., а также адреь+1 1,1 1 1.11 сов Я,, А,, P L КО н признаков лх ау ля осуществляется параллельным кодом соответственно в сдвиговые регистры 1 1, 17 и 23, обеспечивающие преобразование параллельных кодов в последовательные.

Величина подынтегральной функции У ь-1 из регистра ) 1 последовательным кодом через регистр 23 поступает на вход сумматора 36 подынтегральной функции, и в момент появления первой "1" в этом коде (пускового импульса ПИ) либо по специальному признаку П, записанному в команр

4О де интегрирования, осуществляется запуск через схему 33 сдвигового регистра 37, в котором хранится накопленное прирашег ние йУ. =:Е ЬУ,) подынтегральной функ -1 ции 1, -интегратора, Таким образом, на45 чиная со следующего после ПИ такта, осу-! р шествляется сложение величин g и 76У

i 1 j0 1 ° в последовательном сумматоре 36, при этом с его выхода снимается код нового

1 значения подынтегральной фунуции f.,ïol

5О ступающий через переключатель 39 на вход БИСУ 32 и одновременно через коммутатор 43 в регистр 12 для записи его в ОЗУ . При записи нового значения

1 1 в ОЗУ должна быть обеспечена перепись

ПИ. л При наличии одноканальной оперативной памяти новое значение подынтегральной

L функции У с выхода сумматора 36 поступает через коммутатор 43 на вход регистра 12, с выхода которого записывается

240341

11 параллельным кодом B куб 9 и одновременно последовательным кодом поступает через переключатель 39 на вход ) ; БИСУ

32, В этом случае регистр 12 играет роль линии задержки на один такт работы КЦВМ, что обеспечивает синхронизацию выполнения операции интегрирования (задержку нос вого значения 7 . до прихода на БИСУ 32 из куба 9 ОЗУ старого значения остатка

1 !

О

8. -1 Р.

Величина У,, поступающая последоваi тельным кодом на вход БИСУ 32 с выходов сумматора 36 или регистра 12„умноl жается на приращение Д)(., выбранное

i-1 в течение предыдущего цикла интегрирова- 15 ния. 1Произведение ДЯ, суммируетс-1 l ся в БИСУ 32 с остатком интеграла $, с-1 поступающим на вход БИСУ 32 через пе, реключатель 40 и вентиль 19 иэ регистра 20 . 17 либо через переключатель 40 и вентиль

13 из регистре 11 (в случае одноканальной памяти) °

Последовательный код суммы Д$ = 7. с с с (м Х. +Я. после инвертирования (если теi-1 куший интегратор инвертируюший) поступает в СВП 34 и далее через переключатель

38 и коммутатор 44 на вход регистра 18 либо через переключатель 38 и коммутатор 43 на вход регистра 12 ЗО (при наличии одноканальной памяти). При

; этом .Й младших разрядов суммы, представляющих собой остаток - Я,, поступают

I

t в регистр 18 либо в регистр 12 для за",35 писи в ОЗУ 3 (I?l+3.) старших разрядов, представляющих собой приращения, дЯ., c временно запоминаются в регистре СВП 34 i и в течение цикле (с,+1 ) — интегратора за- . л Р писываются по адресу;4 через коммутатор 30 и БХП 6 либо по специальным признакам через коммутатор 29 могут не-,: посредственно подаваться не входы накапливающего сумматоре 35,. регистра 37,и

БИСУ 32. Во втором случае записи прира-, ! щения в БХП 6 не трббуется. Новые вели1 чиньс у и $ записываются соответственi но в ОЗУ и ОЗУ ho тому же адресу (4)

1 1 вместо старых величин ) ., и S.

L-1 с-1

Одновременно с выполнением действий, в 1 -интеграторе происходит выборка из

БХП 6 по адресам, Д и А через г 1 t 1

ЙХ коммутатор 29 приращений gy. + и Д)( с-1 i-1

Если (с + 1 ) - интегратор является суммирующимшим, то к моменту отработки (+1.)интегратора в накапливающем су маторе

1+1

35 находится сумма приращений. Ь) .

И1 Pf з= О >+J

Приращения,Д ; и ДХ „. зайоминаются в регистре 37 и БИСУ 32 и испдльэуются в цикле интегрирования (+1) - интегрето12 ра, все операции в котором выполняются аналогично, Временная диаграмма работы КЦВМ с двухканальной памятью в режиме интегрирования приведена на фиг. 4, Цикл работы

$-интегратора оавмешен с временем выдеt+1 ления из БХП 6 приращений Д)(. и (+ 1 с-1 д У (с+1 ) — интегратора, формированием в модификаторе команд адресов 9 и регистров (1+1) — интегратора, записью в

l-1

БХП 6 приращения Д8 - (f,— 1) — интегратора и формированием в СК адреса новой команды.

Несколько отличен цикл интегрирования в следящем интеграторе, работающем в ре-. жиме сумматора или нуль-органа. В следящем интеграторе имеется всего один регистр, в котором хранится остаток приращения от предыдущего цикла интегрирования. В каждом цикле интегрирования про- исходит суммирование содержимого регист- ра 37 сдвига суммы приращений, в кото Р ром хранится новое приращение Д Д)»; с остатком приращения от предыдущей операции. Новое приращение ЬУ. переэаписывас ется в регистр 12 для записи в ОЗУ и

1 одновременно через БИСУ 32 последовательным кодом поступает в СВП 34, где из него выделяется (%+1) - разрядное при. ращение величины Д с . В следящем интеграторе $ -регистр не используется. В остальном работа следящего интегратора аналогична вышеописанному, Работа БХП 6 и обмен информацией между ОЗУ 3 и БХП 6 происходит следую-1 ,щим образом. !

Непосредственно в регистрах 27, 28

БХП 6 хранятся приращения N текущих интеграторов, а приращения остальных интеграторов хранятся в нескольких группах ячеек ОЗУ 3. Каждая группа состоит из (И +1 ) ячеек, причем каждая ячейка в группе соответствует,N - разрядному регистру БХП 6.

В регистре 27 хранятся знаки записываемых приращений; в регистрах 28 — зна-.

,чения 1, 2, ...„ fg -ro разрядов прираше1 ния.

Интеграторы при использовании текой структуры хранения приращений отрабатываются массивами. Перед началом отре« ботки некоторого массива интеграторов иэ

ОЗУ 3 в БХП 6 через коммутатор 31 пересылается группа из (Я,+1) ячеек (каждая ячейка засылается в один из регистров БХП.6, в которых записаны прирешения относящиеся к отрабатываемому мас; =.—: -А —,1 сиву).

Запись и считывание приращений из

БХП 6 осуществляется параллельным кодом через коммутаторы 30, 31 и 29, управляемые адресами приращений Й „, и Й, кодамю операций и приеу az знаками. Приращения, записанные в БХП

6 все время за исключением моментов

Э записи новых приращений перезаписываются. Цикл перезаписи содержимого регистров равен циклу работы машины, так что в любой момент времени известно расположение приращений интеграторов в БХП

6. Адреса A, A u A л представляющие собой номера позийии БХП 6, программируются таким образом, чтобы обеспечить выборку соответствующих/приращений интеграторов не вход данного интегратора и запись выходного приращения денного интегратора в заданную позицию БХП

6.

Когда отработка массива интеграторов закончена, содержимое регистров БХП 6 через коммутатор 43 и 44 записывается в ОЗУ 3, а из ОЗУ 3 в БХП 6 пересылается через коммутатор 31 новая группа из (fg +1) ячеек, содержащих приращения, относящиеся к следующему массиву интеграторов.

Для ускорения процесса обмена информацией между ОЗУ 3 и БХП 6 одна полрвине ячеек каждой группы хранится в ОЗУ

1 вторая — в ОЗУ; обмен осуществляется одновременно с двумя регистрами БХП 6.

Процесс обмене происходит следующим образом, Вначале из ОЗУ считывается ячейка

А, в которой хранятся знаки приращений, е из ОЗУ вЂ” ячейка А, в которой записаны старшие разряды приращений; адреса ячеек А> и A ñîaïàäàþò. Содержимое этих ячеек из регистров 11 и 17 через коммутатор 31 заполняет последовательным кодом регистр 27 знака и регистр старших разрядов БХП 6. Одновременно

"старое" содержимое этих регистров через коммутаторы 43 и 44 поступают в регистры 12 и 18, откуда занисывеются соответственно в ОЗУ и ОЗУ по тому же едре1 2 су, по которому считывелись ячейки лЗ„,и

Й .. Аналогично производится обмен между

0% 3 и БХП 6 ячейками, в которых записаны св едуюшие, младшие разряды.

Обмен л ежду БХП 6 и ОЗУ 3 происходит по специальной команде, обеспечивающей управление коммутаторами 31, 43 и

44. Номер ячейки ОЗУ 3 (одинаковый для обоих кубов памяти) указывается в адресной чести кол1енпьч обмене.

14

При наличии одноканальной памяти обмен между ОЗУ 3 и БХП 6 производится через коммутетоюы 43 и 31 последовательно по одной ячейке, 5

Отметим одну особенность обмена между ОЗУ и БХП, связанную с тем, что на входы интеграторов некоторого LL -го массиве поступают (в соответствии со схемой соединения) приращения с выходов интеграторов (L -1)-го массива.

Назовем массив приращений, хранящийся в БХП 6, линейкой БХП. Из вышеизложенного очевидно, что при обл1еые содержимого БХП 6 необходимо часть (и() старших разрядов старой линейки оставить в регистрах БХП таким образом, чтобы они заняли

С(младших разрядов новой линейки (0(выбрано в пределах 2-4).

Перепись 0 старших разрядов старой линейки в C(младших разрядов новой линейки выполняется следующим образол1 (см. фиг, 3). Старое содержимое регистров БХП

6, начиная с младших разрядов, поступает в ОЗУ 3. В это время с одного из дополнительных выходов 78, 79 или 80 в зависимости от значения 0(, которое задается программой, часть (О() разрядов вновь поступает через один из вентилей 75, 76, 77 на вход регистра со стороны старшего

30 i Ê-разряда. Одновременно из ОЗУ 3 считывается и подается через коммутатор 31 на вход регистре БХП 6 содержимое новой линейки, однако С(младших разрядов не проходят в регистр.

S5 Нетрудно видеть, что когда Ц -разряд старой линейки, следующий обычным трактом, покинет регистр 27 БХП 6, Ф старших разрядов этой линейки, следующих через дополнительные вь|ходы, займут место

40 3 младших разрядов новой линейки, при этом остальные разряды новой линейки будут заняты новой информацией, поступившей из ОЗУ 3.

Для описания работы БИСУ 32 пред45 ставим формулу получения приращения интеграле ДЯ. в следующем виде:

1, () 7ннв® " i-i, y (д)(. / (f)

55 где Д вЂ” сигнал с выхода УУ 8 равнын

ИНЬ единице, если отрабатывается инвертирую3Н ший интегратор; 5Х. — значение знековоi-1

ro разряде приращения е Х.; Я- знак (-1

60 сложения по taDlf 2. (240341

15 зн

Допустим, что y (-1) инь®" 1-1, у1

Тогда выражение (1) можно записать следующим образом: инв (1) В У/ьХ /

"l /д ";, / 2 + „. + У, /Ь Х,., / 2 где /дХ . / — значение к-го разряда MDK

i-1 дуля приращения Ь Х „Приращение 5 Х - параллельным ко -1 дом с выхода коммутатора 29 поступает в схему 59. Код модуля прирашенияаХ-„ (/йХ; „ / ) с выхода схемы 59 поступает в регистр 58 и запоминается в нем.

На один вход сумматора 56 по tnt 2 из дешифратора 54 поступает значение сигнала Уин4, а на второй вход из коммутатора 29 через триггер 60 знака приращения ЬХ вЂ” значение знакового разряда

3Н ьХ,- °

Указанные величины складываются, и полученная на выходе сумматора 56 по зн

/пав 2 сумма (Эи„Q+ dX. ) управляет

i 1 работой схемы 57 инвертирования, на вход которой с переключателя 39 поступает последовательным кодом значение У; . Если сумма (g +ЗЛХ. ) = 1, то на выходе

3Н

ИН Ь1 схемы 57 образуется код величины (- ; ).

Если сумма равна нулю, величина g, про1 ходя через схему 57, не меняется.

На выходе схемы 57 образуется, таким образом, код величины У, который поступает на вентили 62, 63, 64, управляемые значениями разрядов модуля приращения )(., снимаемыми с выходов регистра

58.

На выходах вентилей 62, 63, 64 обрезуются частичные произведг-ния вида;

7) =(аХ. ). Для получения окончательного

s j,-1 результата в соответствии с формулой (2) необходимо эти частичные произведения сдвинуть (так как умножение на два равносильно сдвигу влево на к разрядов) и сложить друг с другом и с величиной 5, у -1 к (-$ó) ин . Последняя образуется на выходе схемы 55 инвертирования, на вход которой с переключателя 40 поступает последовательным кодом значение S.„ „.

Управляется схема 55 сигналом ЭиНВ, поступающим с выхода дешифратора 54.

Сдвиг и сложение частичных произведений осуществляется сумматорами 65, 66, 67, время сложения в которых равно од ному такту, Частичное произведение с выхода вентиля 62 проходит через (1И -1) сумматоров и, следовательно, сдвигаетсч влево относительно первого частичного произведения на

16 (tU -1) разрядов, что равносильно умножению на 2m 1, Величина ф. (-1) " поступает на ин -1, вход сумматора 65 на (щ-1) тактов раньше, чем величина ) . Благодаря этому код 8.; "- (-1) ""> не сдвинут относи1-1 тельно первого частичного произведения.

Код b5 образуется на выходе сумматоl

Ipa 67 и последовательно поступает в ре10 гистр 68 и через переключатель 38 в один ,из коммутаторов 44 или 43.

Если интегратор обыкновенный или инвертируюший, в регистр 68 записываются только старшие разряды кода, поступающие

15,с вв хода сумматора 67.

Если интегратор суммирующий, то он в данной структуре обязательно обладает инверсией. БИСУ 32 и СВП 34 при наличии суммирующего интегратора работают сле20 дующим образом. На входы схемы 59 о6разования модуля подается код (-1 ). Вентиль 19 закрыт, а с выхода регистра 17 в БИСУ 32 информация не поступает. Поэтому код У., проходя через БИСУ инвер25 тируется, но не меняется по модулю. B регистр 68 записывается код (— g . .) цели

1 ком (а не только старшие разряды). Этот код параллельно поступает на входы схемы

69 оценки величины модуля. Если модуль

З0 m

/-; — y /) Z, то на выходе схемы 69 появляется импульс, устанавливающий на региИ стре 68 число + 2 (знак числа совпадает со знаком — У- ). Если модуль / У / (m l i (2, импульс на выходе схемы 69 не появS5 ляется, и содержимое регистра 68 не меняется, 40

1

Рассмотрим работу реккурентных регистров 45, 46 и 47. На вход dX интегратора может поступать только одно приращение. Поэтому адрес А . представляет собой й/-разрядную двоичную последовательность с одной единицей; причем единица находится именно в том разряде последо» вательности, номер которого совпадает с номером позиции БХП 6, содержащей нужное приращение.

Очевидно, что у адреса А „ существует

;всего Ю, различных вариантов, каждому из, которых соответствует определенное поло жение единицы в последовательности, Эти фвариантов адреса g „ кодируются к -раз1 рядными двоичными комбинациями (к выби: рается из услввия g c Я -1, где (Я -1 )

k k

- количество различных комбинаций, выра батываемых регистром с обратной связью).

Для кодирования выписывают все к-раз рядные комбинации в том порядке, в каком, :они вырабатываются регистром с обратной связью, и присваивают этим комбинациям

240341

18 ную комбинацию с номером (2 -i). Пусть, k например, fL=7. Тогда условие g<(2к -1) соблюдается при k = 3.

Порядок образования комбинаций в трехразрядном регистре с логической обратной связью показан во втором столбце табл. 1.

В этой же таблице указано для рассматриваемого примера соответствие между адре- сами 4, Х и кодами адресов.

Т а б л и ц а 1

Трехразрядная комбинация код адреса Аьх

Номер трехразрядной комбинации

1=2

2=2

3=2

4=2

5=2

6=2

7=2

000000 1

00000 1 0

0000 10 0

000 100 0

00 1000 0

0 10000 0

100000 0

110

100

001

010

- 4 — 3

101

011

ПРимечание. 1, 2, 3; Д, 5, 6, 7 но, мера разрядов. 30

В БХП 6 в одном цикле интегрирования можно записать только одно приращение.

На вход df интегратора может также поступать только одно приращение. Поэтому адреса А и " кодируются аналогично

35 адресу

6Х

Коды адресов А<>, Аду, Д и код операции записаны в ПЗУ 4. Они считываются из куба 21 ПЗУ в регистр 23 иэ

I 40 которого информация последовательным кодом через вентиль 24 подается в УУ 8.

В начале поступает код операции, который проходит в дешифратор 54. Затем из регистра 23 поступает код адреса A . В у 45 это время цепь обратной связи реккурентного регистра 46 разомкнута, и этот регистр работает в режиме ввода кода адреса, который вводится в него последовательно. Затем из регистра 23 начинает посту- 50 пать код адреса А . B это время цепь ьу обратной связи реккурентного регистра 45 разомкнута и этот регистр работает в режиме ввода кода адреса. Обратная связь реккурентного регистра 46 замыкается, и 55 этот регистр начинает работать в режиме декодирования, За колом адреса р „из регистра 23 начинает поступать код адреса А . Обратная связь регистра 47 размыкается, и 60 номер. При этом комбинацию иэ к единиц считают последней и. присваивают ей номер (2 - 1). Затем с каждым вариантом ад1с реса А приводят в соответствие определенную к-разрядную .комбинацию, называемую кодом адреса A дх. если единица должна находиться в (. -ом разрядеф-разрядной последовательнасти, по такому варианту адреса ставят в соответствие к-разрядСемираэрядная последовФгельность с одной единицей (адрес A y ) этот регистр работает в режиме ввода кода адреса. Реккурентный регистр 46 продолжает работать в режиме декодирования :

Реккурентный регистр 45 также начинает работать в режиме декодирования.

Рассмотрим работу реккурентного регистра 46 в режиме декодирования.

Цепь обратной связи этого регистра замкнута. Информация в регистре сдвигается влево на один разряд в каждом такте.

При этом образуется новая к-разрядная комбинация. Если это комбинация из к единиц, то на выходе схемы "И 52 появляется единица; в противном случае на выходе схемы 52 появляется ноль.

На выходе схемы "И" 52 вырабатывается +. -разрядная последовательность с одной единицей. Причем, единица в этой последовательности будет йменно на ) -ом

i месте (2 J -номер. 5-разрядной комбинации, с которой формирователь начал свою работу в режиме декодирования, т. е. номер введенного кода адреса). Пусть, например, (см. табл. 1) в реккурентный регистр

46 введена комбинация 001, представляющая собой код адреса 0000100. Тогда регистром 46 комбинации будут выработаны в порядке, указанном во втором столб1 це табл. 2, а последовательность сигналов на выходе схемы И" 52 будет иметь вид, указанный в третьем столбце этой таблицы.

240;34 1

Таблица 2

t !

Регистры 45 и 47 в режиме декодирования работают аналогично. формула изобретения

1. Комбинированная цифровая вычислительная MBllllfkIB, содержащая универсаль ну1О цифровую вычислительную машину, состоящую из цостопшого задом»»а1ощего устро»ства, оперативных заломи»а1ощих уст-.

25 ройств и устройства управления, и специализированное вычислительное устройство, состоящее из арифметического устройства, блока хранения прира1цений » устройства ! управления, о т л и ч а ю ш а я с я тем, что, с целью 11овыц1еция Ilpoff 1водительности машины и упрощения ее структуры, она содержит три однотипных сдвиговых регистра с логической обратной связью, входы которых соед1шепы с выходом регистра считывания постоянного запоминающего устройства, а выходы-со входами схемы И", выходы регистрог> считывания первого и второго оператив ых за гом1:наюших устройств подсоединены через вентили и переключатели соответственно ко входам сумматора подынтегрсльной функции и первому входу блока инвертирования, суммирования, умножения арифметического устройства, выходы ! которых подключены через переключатели и вентили ко входам регистров записи соответственно первого и второго оперативных запоминающих устройств, выходы регистров блока хранения приращений соединены через 5О коммутатор со входами регистров записи оперативных запоминающих устройств, а входы регистров блока хранения приращений через коммутаторы подсоединены к выходам регистров считывания оперативных запоминающих устройств, ко входам и выходам накапливающего сумматора арифметического устройства подключены первый и второй коммутаторы, выход первого коммутатора ! соединен со входом накапливающего сумма- 6О

20 тора, первый вход-с выходом схемы выделения приращений, а второй вход — с выходом блока хранения приращений, выход второго коммутатора подключен ко входу регистра сдвига сумматора приращений, один вход соединен с выходом накапливающего сумматора, а второй вход-с выходом блока хранения приращений, вход дешифратора кодов операций устройства управления специализированного вычислительного устройства подсоединен через вентиль к выходу регистра считывания постоянного запоминающего устройства, выход сумматора подынтегральной функции подключен ко второму входу блока инвертирования, суммирования, умпоже»ия арифметического устройства, выход дешифратора кодов операций устройства управлен»1 специализированного выч»слительного устройства соединен с третьим 11ходом блока инвертирования, сумм11рова11»11, умножения арифмет»1еского устройства, вход схемы пуска подсоедгшен к выходу регистра счить111ан11Ы 11ОС 1 О111»1О1 О Зипом!Ша1О111огО уст ройства.

) 2. ÌàEIíEiIà lf0 ï. 1, о т л и ч а ю щ а1 я с я тем, ufo, с це1»,1О сofcpafflekIIIIE време»и интегрировав»ия, блок и1 вертирования, 1

cA"ммирования, умн0>icQEIIEH арифметического устройства содержит сумматор по модулю два, первый вход которого Объеди»е» c:О входом первой схемы инвертирова»ия и подсоедипен к третьему выходу блока инвертирования, суммирован11я, умцс же»»я арифметического устройства, второй вход сумматора по модулю два подключен к выходу триггера знака приращения, а выход соединен с управляющим входом второй схемы инвертирования, информационный вход которой через переключатель подключен ко второму входу блока инвертирования, суммирования, умножения, а выход соединен со входами вентилей множительkIo-суммирующего блока, информационный

I вход первой схемы инвертирования подключен к первому входу блока инвертирования, суммирования, умножения арифметического устройства, 3. Кашинапоп. 1, отличающаяя с я тем, что с целью отработки следящего интегратора в режиме многоразрядных приращений, схема выделения приращений содержит блок оценки величиньг модуля и регистр сдвига, вход которого соединен с выходом множительно-суммирующего блока„а выход — co входом блока хранения приращений, выходы ячеек регистра сдвига подсоединены ко входам блока оценки величины модуля, а входы — к выходам блока опенки величины модуля.

240341

21

4. Машина по п. 1, о т л и ч а ю щ ая с я тем, что, с целью сокращения оборудования блока хранения приращений, в блоке хранения приращений выходы (Q-1)го, (ф-2)-го, и (П;3)-во разрядов каждого регистра соединены через вентили со входом Я-го разряда соответствующего с регистра.

5,Машинапоп. 2, отличаюша22 я с я тем, что, с целью упрощения множительно-суммирующего блока, в нем вход каждого сумматора соединен с выходом вентиля соответствующего разряда, второй

5 вход каждого сумматора подсоединен к выходу сумматоров соотв