Устройство контроля ошибок в цифровых системах передачи на базе технологии атм

Устройство контроля ошибок в цифровых системах передачи на базе технологии атм

Иллюстрации

Показать все

Реферат

Изобретение относится к радиотехнике, а именно к контролю функционирования цифровых систем передачи данных на базе технологии ATM (Asynchronous Transfer Mode).

Известно устройство контроля ошибок в цифровых системах передачи на базе технологии ATM, которое получило название «контроль четности» [Бакланов И.Г. Технология измерений первичной сети. Часть 2. Системы Е1, PDH, SDH. - М.: Эко-Трендз, 2000, 137 с.]. Контроль четности кода выполняется в пределах групп данных по 2, 8 и 24 бита. Эти группы данных организуются в столбцы, каждый из которых подается на сумматор по модулю два, то есть подсчитывается в столбце количество единиц. С выхода сумматора по модулю два кодовое слово подается через передатчик данных в линию связи, выход которой соединен с приемником данных. Выход приемника данных подключен к сумматору по модулю два, где делается аналогичный подсчет количества единиц в поступившей информационной последовательности с линии связи, полученный результат поступает на компаратор, на другой вход которого подается результат подсчета единиц, переданный в линию связи передатчиком данных. По совпадению или несовпадению результатов счета делается вывод об отсутствии либо о наличии ошибок в цифровой системе передачи.

Однако данное устройство имеет недостатки:

- каждая обнаруженная ошибка не обязательно связана с ошибкой одного бита информации;

- несколько битовых ошибок в одном блоке данных дают только одну ошибку для блока;

- возможна компенсация ошибочных символов одного знака ошибочными символами другого знака в блоке данных.

Наиболее близким по своей технической сущности к заявленному устройству является устройство определения контрольной суммы при передаче ячеек ATM [Сухман С.М., Бернов А.В., Шевкопляс Б.В. Синхронизация в телекоммуникационных системах. Анализ инженерных решений. - М.: Эко-Трендз, 2003, 260 с.]. Известно, что ячейка ATM состоит из заголовка (5 байт) и поля данных (48 информационных байтов). В четырех байтах заголовка, в которых размещается управляющая информация (28 битов - номер логического канала плюс четыре флаговых бита), а один байт заголовка является контрольным и содержит CRC (Cyclical Redundancy Check - циклический избыточный код). Байт CRC вычисляется передатчиком и представляет собой контрольную сумму четырех предыдущих байтов заголовка. Приемник после получения ячейки производит аналогичные вычисления и сопоставляет свой результат с имеющимся в ячейке кодом CRC. При отсутствии ошибок эти коды совпадают.

Устройство-прототип состоит из блока формирования данных, блока формирования контрольной суммы CRC, цифровой системы передачи, блока распознавания ячейки ATM и компаратора.

Входная информационная последовательность поступает на блок формирования данных, выход которого подключен к входу блока формирования контрольной суммы CRC, выход которого соединен с входом цифровой системы передачи, выход которой соединен с блоком распознавания ячейки ATM, выход которого подключен к входу компаратора. В случае расхождения результатов с компаратора подается сигнал о наличии ошибки в блоке.

При такой схеме построения устройство-прототип позволяет обнаружить одиночные ошибки, но имеет следующие недостатки:

- каждая обнаруженная ошибка не обязательно связана с ошибкой одного бита информации;

- несколько битовых ошибок в ячейке ATM дадут только одну ошибку CRC для ячейки;

- не позволяет контролировать техническое состояние цифровой системы передачи, обнаруживать в ней перемежающиеся одиночные и кратные отказы.

Технический результат, на достижение которого направлено изобретение, заключается в разработке устройства, обеспечивающего обнаружение одиночных и кратных ошибок в ячейке ATM, контроль технического состояния проверяемой цифровой системы передачи и обнаружение в ней перемежающихся одиночных и кратных отказов.

Для достижения технического результата в известное устройство контроля ошибок в цифровых системах передачи на базе технологии ATM, содержащее проверяемую цифровую систему передачи и компаратор, дополнительно введены блоки коммутации передачи и приема, счетчики единичных импульсов передачи и приема, блоки управления передачи и приема, блоки памяти передачи и приема, блоки определения параметров передачи и приема, блок объединения, электронный ключ, выход которого является информационным выходом устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, второй вход которого соединен с выходом компаратора, второй вход компаратора подключен ко второму выходу блока коммутации приема, первый выход которого соединен с первым входом счетчика единичных импульсов приема, второй вход которого подключен к первому выходу блока управления приема, пятый выход которого соединен с третьим входом блока коммутации приема, второй вход которого подключен к шестому выходу блока управления приема, второй выход которого соединен с четвертым входом блока памяти приема, первый выход которого подключен к первому входу компаратора. Пятый вход блока памяти приема соединен с выходом счетчика единичных импульсов приема, а первый и второй входы блока памяти приема подключены соответственно к первому и второму выходам блока определения параметров приема, первый вход которого соединен с вторым выходом блока памяти приема, третий вход которого подключен к третьему выходу блока управления приема, четвертый выход которого соединен с вторым входом блока определения параметров приема, а вход блока управления приема подключен ко второму выходу проверяемой цифровой системы передачи, являющийся ее выходом синхронизации, и к четвертому входу блока коммутации приема, первый вход которого соединен с первым входом электронного ключа и с первым выходом проверяемой цифровой системы передачи, являющимся ее информационным входом, второй вход которой является ее входом синхронизации и соединен с входом блока управления передачи, с пятым входом блока объединения, с четвертым входом блока коммутации передачи и с входом частоты синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, а первый вход проверяемой цифровой системы передачи подключен к выходу блока объединения, второй вход которого подключен к первому выходу блока памяти передачи, второй выход которого соединен с первым входом блока определения параметров передачи, второй вход которого подключен к четвертому выходу блока управления передачи, второй и третий выходы которого соединены соответственно с четвертым и третьим входами блока памяти передачи, первый вход которого подключен к первому выходу блока определения параметров передачи, второй выход которого соединен со вторым входом блока памяти передачи, пятый вход которого подключен к выходу счетчика единичных импульсов передачи, второй вход которого соединен с первым выходом блока управления передачи, седьмой и восьмой выходы которого подключены соответственно к четвертому и третьему входу блока объединения, а пятый и шестой выходы подключены соответственно к третьему и второму входам блока коммутации передачи, выход которого соединен с первым входом счетчика единичных импульсов передачи, а первый вход блока коммутации передачи подключен к информационному входу устройства контроля ошибок в цифровых системах передачи на базе технологии ATM и к первому входу блока объединения.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностями признаков, тождественными всем признакам заявленного устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, отсутствуют, поэтому изобретение соответствует условию патентоспособности "Новизна".

Результаты поиска известных решений в данной и смежной областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками каждого заявленного изобретения, показали, что они не следуют явным образом из уровня техники. Из определенного заявителем уровня техники не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "Изобретательский уровень".

Заявленный объект изобретения поясняется чертежами, на которых показаны:

на фиг.1 - структурная схема устройства контроля ошибок в цифровых системах передачи на базе технологии ATM;

на фиг.2 - структурная схема блока коммутации передачи;

на фиг.3 - структурная схема блока определения параметров передачи;

на фиг.4 - структурная схема блока объединения;

на фиг.5 - структурная схема блока коммутации приема.

Устройство контроля ошибок в цифровых системах передачи на базе технологии ATM, показанное на фиг.1, состоит из блока коммутации передачи 1, счетчика единичных импульсов передачи 2, блока управления передачи 3, блока памяти передачи 4, блока определения параметров передачи 5, блока объединения 6, проверяемой цифровой системы передачи 7, блока коммутации приема 8, счетчика единичных импульсов приема 9, блока управления приема 10, блока памяти приема 11, компаратора 12, блока определения параметров приема 13, электронного ключа 14, выход которого является информационным выходом устройства контроля ошибок в цифровых системах передачи на базе технологии ATM. Второй вход электронного ключа 14 соединен с выходом компаратора 12, первый вход которого подключен к первому выходу блока памяти приема 11, первый и второй входы которого соединены соответственно с первым и вторым выходами блока определения параметров приема 13, первый вход которого подключен к второму выходу блока памяти приема 11, четвертый и третий входы которого соединены соответственно с вторым и третьим выходами блока управления приема 10. Четвертый выход блока управления 10 подключен ко второму входу блока определения параметров приема 13, а первый выход блока управления приема 10 соединен со вторым входом счетчика единичных импульсов приема 9, выход которого подключен к пятому входу блока памяти приема 11. Первый вход счетчика единичных импульсов приема 9 соединен с первым выходом блока коммутации приема 8, второй выход которого подключен к второму входу компаратора 12. Второй и третий входы блока коммутации приема 8 соединены соответственно с шестым и пятым выходами блока управления приема 10, вход которого подключен ко второму выходу проверяемой цифровой системы передачи 7, являющемуся ее выходом синхронизации, и к четвертому входу блока коммутации приема 8, первый вход которого соединен с первым входом электронного ключа 14 и с первым выходом проверяемой цифровой системы передачи 7, являющимся ее информационным выходом, первый вход которой является ее информационным входом и соединен с выходом блока объединения 6, первый вход которого соединен с информационным входом устройства контроля ошибок в цифровых системах передачи на базе технологии ATM и с первым входом блока коммутации передачи 1, четвертый вход которого подключен к второму входу проверяемой цифровой системы передачи 7, являющемуся ее входом синхронизации, к пятому входу блока объединения 6, ко входу частоты синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM и ко входу блока управления передачи 3, пятый и шестой выходы которого подключены соответственно к третьему и второму входам блока коммутации передачи 1, а седьмой и восьмой выходы соответственно к четвертому и третьему входам блока объединения 6. Выход блока коммутации передачи 1 соединен с первым входом счетчика единичных импульсов передачи 2, второй вход которого подключен к первому выходу блока управления передачи 3, второй и третий выходы которого соединены соответственно с четвертым и третьим входами блока памяти передачи 4, пятый вход которого подключен к выходу счетчика единичных импульсов передачи 2. Первый выход блока памяти передачи 4 соединен со вторым входом блока объединения 6, а второй выход блока памяти передачи 4 подключен к первому входу блока определения параметров передачи 5, первый выход которого соединен с первым входом блока памяти передачи 4, второй вход которого подключен ко второму выходу блока определения параметров передачи 5, второй вход которого соединен с четвертым выходом блока управления передачи 3.

Блок коммутации передачи 1 (фиг.2) предназначен для выделения поля данных (информационных 48 байт) ячейки ATM и коммутации их на счетчик единичных импульсов передачи 2.

Блок коммутации передачи 1 состоит из электронных ключей 1.1 и 1.4, счетчиков импульсов 1.3 и 1.6, элемента И-НЕ 1.2 и элемента И 1.5.

К первому входу блока коммутации передачи 1 подключен информационный вход устройства контроля ошибок в цифровых системах передачи на базе технологии ATM, к первому входу электронного ключа 1.1, второй вход которого соединен с выходом элемента И-НЕ 1.2, входы которого подключены к выходам счетчика импульсов 1.3, второй вход которого соединен с третьим входом блока коммутации передачи 1 и с пятым выходом блока управления передачи 3, а первый вход счетчика импульсов 1.3 подключен к четвертому входу блока коммутации передачи 1, к входу синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM и к первому входу счетчика импульсов 1.6, второй вход которого соединен со вторым входом блока коммутации передачи 1 и с шестым выходом блока управления передачи 3. Выходы счетчика импульсов 1.6 подключены к входам элемента И 1.5, выход которого соединен со вторым входом электронного ключа 1.4, первый вход которого подключен к выходу электронного ключа 1.1, а выход электронного ключа 1.4 соединен с выходом блока коммутации передачи 1 и с первым входом счетчика единичных импульсов передачи 2.

Счетчик единичных импульсов передачи 2 и счетчик единичных импульсов приема 9 идентичны и предназначены для определения числа единичных символов в каждом j-м из 64-х шестиразрядных сегментов выделенных последовательностей N(1)_j и представления этого числа в двоичном коде.

Блок управления передачи 3 и блок управления приема 10 идентичны и предназначены для выработки управляющих сигналов с целью реализации требуемого алгоритма преобразования сигнала и могут быть реализованы на микроконтроллере фирмы Atmel AT 89S8253.

Блок памяти передачи 4 и блок памяти приема 11 идентичны и предназначены для запоминания значений числа единичных символов в каждом j-ом из 64-х шестиразрядных сегментов, а также значений параметров усечения Y и К поля данных ячейки ATM, хранения их и выдачи требуемых значений в соответствующие блок определения параметров передачи 5 и блок определения параметров приема 13. В качестве блока памяти может быть использовано устройство на микросхеме памяти К537РУ8 [Корнейчук В.И., Тарасенко В.П. Вычислительные устройства на микросхемах: Справочник. - К.: Техника, 1988. С.85-87].

Блок определения параметров передачи 5 и блок определения параметров приема 13 идентичны и предназначены для определения значений параметров информационных последовательностей: математического ожидания m(1), дисперсии d(1), вероятности появления единичного символа р(1), а также значений параметров усечения Y и К. Структурная схема блока определения параметров передачи 5 и блока определения параметров приема 13 (фиг.3) состоит из вычитателей 5.1, 5.11, 5.13, сумматоров 5.3, 5.6, 5.8, умножителя 5.2, делителей 5.4, 5.5, 5.7, 5.9, 5.10, 5.12, регистра сдвига 5.14, шифраторов 5.15, 5.16.

Первый вход блока определения параметров подключен к входам А регистра сдвига 5.14 и сумматора 5.3, выход которого соединен с его же входом В и с входом А делителя 5.4, выход которого подключен к входу А делителя 5.5, к входу А вычитателя 5.11, к входу В вычитателя 5.8 и к входу В сумматора 5.1. Вход А сумматора 5.1 соединен с выходом регистра сдвига 5.14, а выход сумматора 5.1 подключен параллельно к входам А и В умножителя 5.2, выход которого соединен с входом А сумматора 5.6. Выход сумматора 5.6 подключен к его же входу В и к входу А делителя 5.7, выход которого соединен с входами А делителя 5.10 и входом А делителя 5.9, выход которого подключен к входу А сумматора 5.8, выход которого соединен с входом А делителя 5.12. Выход делителя 5.12 подключен через шифратор 5.16 к второму выходу блока определения параметров 5, первый выход которого соединен с выходом шифратора 5.15, вход которого подключен к выходу вычитателя 5.11, вход В которого соединен с выходом делителя 5.10, вход В которого подключен к выходу вычитателя 5.13, вход А которого соединен со вторым входом блока определения параметров 5. Вход В вычитателя 5.13 соединен с входом В делителя 5.9 и с выходом делителя 5.5.

Блок объединения 6 предназначен для считывания из блока памяти передачи 4 значений параметров усечения Y₀ и K₀ поля данных ячейки ATM и записи их в пятый байт поля заголовка следующей ячейки ATM.

Блок объединения 6 (фиг.4) состоит из электронного ключа 6.1, элемента ИЛИ-НЕ 6.2, элемента И-НЕ 6.3, счетчиков импульсов 6.4 и 6.6; элемента И 6.5 и элемента ИЛИ 6.7.

К первому входу блока объединения 6 подключен первый вход электронного ключа 6.1, выход которого соединен со вторым входом элемента ИЛИ 6.7 первый вход которого соединен со вторым входом блока объединения 6, а выход с выходом блока объединения 6. Второй вход электронного ключа 6.1 соединен с выходом элемента ИЛИ-НЕ 6.2, первый вход которого подключен к выходу элемента И-НЕ 6.3, входы которого подключены к выходам счетчика импульсов 6.4, первый вход которого соединен с третьим входом блока объединения 6, а второй вход подключен к пятому входу блока объединения 6 и ко второму входу счетчика импульсов 6.6, первый вход которого соединен с четвертым входом блока объединения 6, а выходы счетчика импульсов 6.6 подключены к входам элемента И 6.5, выход которого соединен со вторым входом элемента ИЛИ-НЕ 6.2.

Блок коммутации приема 8 предназначен для выделения поля данных (информационных 48 байт) ячейки ATM, пришедших с линии коммутации их на счетчик единичных импульсов приема 9, а также выделения пятого байта в ячейке ATM, несущей значения параметров усечения Y₀ и K₀ информационных байт, рассчитанных передатчиком в предыдущей ячейке ATM.

Блок коммутации приема 8 (фиг.5) состоит из электронных ключей 8.1, 8.4, 8.7, 8.10, счетчиков импульсов 8.3, 8.6, 8.9, 8.12, элементов И-НЕ 8.2 и 8.8, элементов И 8.5, 8.11. Первый вход блока коммутации приема 8 подключен к первым входам электронных ключей 8.7 и 8.1, а четвертый вход блока коммутации приема 8 подключен к первым входам счетчиков импульсов 8.3, 8.6, 8.9, 8.12. Второй вход ключа 8.1 соединен с выходом элемента И-НЕ 8.2, входы которого подключены к выходам счетчика импульсов 8.3, второй вход которого подключен к второму входу блока коммутации приема 8 и к второму входу счетчика импульсов 8.6, выходы которого через элемент И 8.5 соединены со вторым входом электронного ключа 8.4. Первый вход ключа 8.4 подключен к выходу электронного ключа 8.1. Выход ключа 8.4 соединен с первым выходом блока коммутации приема 8, второй выход которого подключен к выходу электронного ключа 8.10, первый вход которого соединен с выходом электронного ключа 8.7, второй вход которого подключен к выходу элемента И-НЕ 8.8, входы которого соединены с выходами счетчика импульсов 8.9, второй вход которого подключен к третьему входу блока коммутации приема 8 и ко второму входу счетчика импульсов 8.12, выходы которого соединены с входами элемента И 8.11, выход которого подключен ко второму входу электронного ключа 8.10.

Компаратор 12 предназначен для сравнения значений параметров усечения Y и K, вычисленных в блоке определения параметров приема 13, с значениями Y₀ и K₀, вычисленными в блоке определения параметров передачи 5, и принятия решения о наличии или отсутствии ошибки в принятой ячейке ATM.

Заявленное устройство контроля ошибок в цифровых системах передачи работает следующим образом.

На первом этапе производится определение значений параметров усечения К₀, Y₀ информационных байтов ячейки ATM и вставка в блоке объединения на передающей стороне этих значений в пятый байт заголовка следующей ячейки ATM.

Информационная последовательность импульсов поступает на вход 1 блока коммутации передачи 1, с выхода которого поступает на электронный ключ 1.1, закрытый в начальный момент, а на счетные входы счетчиков импульсов 1.3 и 1.6 поступают синхроимпульсы с входа синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM. Счетчик импульсов 1.3 ведет двоичный счет по модулю 40 и после прохождения 40 синхроимпульсов на выходе счетчика 1.3 появляются все единицы, которые поступают на элементы И-НЕ 1.2, в результате чего на его выходе будет сигнал "0", который открывает электронный ключ 1.1. В результате этого на первый вход электронного ключа 1.4 поступает информационная последовательность, начиная с 6-го байта данных ячейки ATM. Одновременно счетчик импульсов 1.6 ведет счет по модулю 424 и после прохождения 424 синхроимпульсов ячейки ATM на выходах счетчика импульсов 1.6 появляются "1", которые поступают на входы ячейки И 1.5, на выходе которой появляется "1". Данная "1" поступает на второй вход электронного ключа 1.4 и закрывает его. В результате этого на выходе блока коммутации передачи 1 появляются только информационные байты ячейки ATM (6-53 байты), которые поступают на первый вход счетчика импульсов передачи 2, являющийся его информационным входом. По управляющему сигналу "Загрузка", поступающему с первого выхода блока управления передачи 3 на второй вход 6-разрядного счетчика единичных импульсов передачи 2, начинается подсчет числа S(l) единичных символов "1", в каждом 6-разрядном сегменте. После поступления каждого 6-го символа производится считывание значений счетчика "1" путем подачи управляющего сигнала "Код адреса" с третьего выхода блока управления передачи 3 на третий вход блока памяти передачи 4 при наличии сигнала "Запись", поступающего со второго выхода блока управления передачи 3 на четвертом входе выбора режима блока памяти передачи 4. Значения S_j(1) чисел "1", представленных в двоичном коде, с выхода счетчика единичных импульсов передачи 2 поступают на пятый вход блока памяти передачи 4, являющийся его информационным D-входом, и в соответствии с кодовой комбинацией на адресном Х-входе и управляющем Z-входе производится запись значений S_j в соответствующие ячейки блока памяти передачи 4. После этого происходит обнуление счетчика единичных импульсов передачи 2 по сигналу "Очистка" на его втором входе.

После занесения в блок памяти передачи 4 значений всех чисел "1" S_j в блоке определения параметров передачи 5 производится вычисление значений математического ожидания m_j(1) и дисперсии d_j(1) числа "1" в 6-разрядном сегменте и вероятности p_j(1) появления "1" в j-й позиции 6-разрядного сегмента и по результатам вычисления m_j(1), d_j(1), p_j(1) определяют значения параметров усечения К₀, Y₀.

С выхода блока памяти передачи 4 производится последовательное считывание значений S_1j. Эти значения подаются на первый вход блока определения параметров передачи 5, на первый вход первого сумматора 5.3 и вход регистра сдвига 5.14 блока определения параметров передачи 5, показанном на фиг.3. В первом сумматоре 5.3 производится суммирование всех j-x значений S_1j выделенных 64-х 6-разрядных сегментов путем сложения каждого j-го значения S_1j с суммой предыдущих, поступающих с выхода первого сумматора 5.3 на его второй вход: . При подаче на первый вход первого сумматора 5.3 последнего значения S_1j и получения на его выходе суммарного значения единичных символов S₁ в выделенных 64-х 6-разрядных сегментах это значение считывают, а первый сумматор 5.3 обнуляют по командам блока.

Сигнал с выхода сумматора 5.3 подается на вход делителя 5.4 с постоянным коэффициентом деления. В делителе 5.4 выполняется операция деления на число 64, то есть производится вычисление среднего значения: .

Значение m₁ с выхода делителя 5.4 подается на первый вход делителя 5.5, второй вход первого вычитателя 5.1, второй вход третьего сумматора 5.8 и первый вход второго вычитателя 5.11. В делителе 5.5 с постоянным коэффициентом деления выполняется операция деления на число 6, то есть производится вычисление вероятности p₁ появления "1" в каждой позиции 6-разрядных сегментов: . После этого производится подача ее на второй вход третьего вычитателя 5.13 и второй вход первого делителя 5.9. В третьем вычитателе 5.13, на первый вход которого подается число "один", представленное в двоичном коде, производится вычисление: 1-p₁.

Значение 1-p₁ считывается и подается на второй вход второго делителя.

После вычисления значения m₁ и подачи его на второй вход первого вычитателя 5.1 производится вычисление значения дисперсии d₁. С выхода регистра сдвига 5.14, время задержки которого определяется временем, необходимым для вычисления значения m₁, производится последовательное считывание j-x значений S_1j выделенных 64-х 6-разрядных сегментов и подача этих значений на первый вход первого вычитателя 5.1. В вычитателе 5.1 производится вычисление разности: S_1j-m₁. Сигнал с выхода первого вычитателя 5.1 подается на первый и второй входы умножителя 5.2, в котором производится вычисление: [S_1j-m₁]², результат которого подается на первый вход второго сумматора 5.6.

После этого производится обнуление первого вычитателя 5.1 и умножителя 5.2.

Во втором сумматоре 5.6 производится сложение разностей [S_1j-m₁]² 64 раза путем добавления каждого значения [S_1j-m₁]² к сумме предыдущих, поступающих с выхода второго сумматора 5.6 на его второй вход. При подаче на первый вход второго сумматора 5.6 64-го значения [S_1j-m₁]² и выполнения вычислений суммарного значения производится считывание этого значения с выхода сумматора 5.6 на вход третьего делителя 5.7 и обнуление второго сумматора 5.6.

В третьем делителе 5.7 с постоянным коэффициентом деления производится вычисление дисперсии: . После вычисления d₁ производится считывание значения d₁, которое подается на первые входы первого 5.9 и второго 5.10 делителей. На второй вход делителя 5.9 подается значение вероятности p₁. В делителе 5.9 производится вычисление отношения: d₁/p₁, результат которого подается на первый вход третьего сумматора 5.8.

В сумматоре 5.8, на второй вход которого подано значение m₁, производится вычисление значения: m₁+d₁/p₁.

Результат суммирования подается на вход четвертого делителя 5.12, в котором производится вычисление и квантование параметра усечения: K₀=(m₁+d₁/p₁)/6. После вычисления и квантования производится считывание значения K₀ и подача этого значения на вход шифратора 5.16, где осуществляется преобразование значения K₀ в четырехразрядный двоичный код. С выхода шифратора 5.16 значение K₀ поступает на второй выход блока определения параметров передачи 5 и далее на второй вход блока памяти 4, в котором производится запись значений K₀ в соответствующие ячейки памяти.

Параллельно с вычислением значения K₀ производится вычисление значения параметра Y₀. На второй вход делителя 5.10 подается значение 1-p₁, а на его первый вход подано значение d₁. В делителе 5.10 производится вычисление отношения: d₁/(1-p₁), результат которого подается на второй вход второго вычитателя 5.11. Во втором вычитателе 5.11, на первый вход которого подано значение m₁, производится вычисление и квантование параметра усечения: Y₀=m₁-d₁/(1-p₁). После вычисления и квантования производится считывание значения Y₀ и подача этого значения на вход шифратора 5.15, где значение Y₀ преобразуется в четырехразрядный двоичный код. С выхода шифратора 5.15 значение Y₀ поступает на первый выход блока определения параметров передачи 5 и далее на первый вход блока памяти 4, в котором производится запись значений Y₀ в соответствующие ячейки памяти.

Информационная последовательность импульсов следующей ячейки ATM поступает на вход 1 блока объединения 6, с выхода которого поступает на электронный ключ 6.1, открытый в начальный момент, а на счетные входы счетчиков импульсов 6.4 и 6.6 поступают синхроимпульсы с входа синхронизации устройства контроля ошибок в цифровых системах передачи на базе технологии ATM. Счетчик импульсов 6.4 ведет двоичный счет по модулю 32 и после прохождения 32 синхроимпульсов на выходе счетчика 6.4 появляются все единицы, которые поступают на элементы И-НЕ 6.3, в результате чего на его выходе будет сигнал "0", который поступает на элемент ИЛИ-НЕ 6.2, на выходе которого будет сигнал "1", закрывающий электронный ключ 6.1. В результате этого с выхода электронного ключа 6.1 на первый вход элемента ИЛИ 6.7 поступает информационная последовательность, начиная с 1-го по 4-й байт включительно, данных ячейки ATM. Далее по команде блока управления передачи 3 с первого выхода блока памяти передачи 4 производится считывание четырехразрядных двоичных значений параметров усечения K₀, Y₀ на вход 2 блока объединения 6. Одновременно счетчик импульсов 6.6 ведет счет по модулю 40 и после прохождения 40 синхроимпульсов ячейки ATM на выходах счетчика импульсов 6.6 появляются "1", которые поступают на входы ячейки И 6.5, на выходе которой появляется "1". Данная "1" поступает на второй вход элемента ИЛИ-НЕ, на выходе которого будет сигнал "0", открывающий электронный ключ 6.1. В результате этого на выходе блока объединения 6 появляется модифицированная ячейка ATM, содержащая в пятом байте заголовка четырехразрядные двоичные значения параметров усечения К₀, Y₀ предыдущей ячейки ATM. После этого происходит обнуление счетчиков импульсов 6.4 и 6.6 по сигналам с блока управления передачи 4, поступающим соответственно на вход 3 и вход 4 блока объединения 6.

На втором этапе работы устройства контроля ошибок в линиях связи производится определение значений параметров усечения К, Y информационных байтов ячейки ATM, принятых проверяемой цифровой системой передачи 7, выделение значений параметров усечения К₀, Y₀ информационных байтов в полученной ячейке ATM и принятие решения о наличии или отсутствии ошибки.

Принятая информационная последовательность импульсов с выхода цифровой системы передачи 7 поступает на вход 1 блока коммутации приема 8, с выхода которого поступает на электронный ключ 8.1, закрытый в начальный момент, на счетные входы счетчиков импульсов 8.3, 8.6, 8.9, 8.12 поступают синхроимпульсы со второго выхода проверяемой цифровой системой передачи 7, являющегося ее выходом синхронизации. На входы синхронизации счетчиков импульсов 8.3 и 8.6 поступает сигнал с шестого выхода блока управления приема 10, а на входы синхронизации счетчиков импульсов 8.9 и 8.12 поступает сигнал с пятого выхода блока управления приема 10. Счетчик импульсов 8.3 ведет двоичный счет по модулю 40 и после прохождения 40 синхроимпульсов на выходе счетчика 8.3 появляются все единицы, которые поступают на элемент И-НЕ 8.2, на выходе которого появляется сигнал "0". Этот сигнал открывает электронный ключ 8.1, через который на первый выход электронного ключа 8.4 поступает информационная последовательность, начиная с 6-го байта данных ячейки ATM. Одновременно счетчик импульсов 8.6 ведет счет по модулю 424 и после прохождения 424 синхроимпульсов ячейки ATM на всех выходах счетчика импульсов 8.6 появляются "1", которые поступают на входы ячейки И 8.5. В результате этого на выходе ячейки И 8.5 появляется "1", которая поступает на второй вход электронного ключа 8.4 и закрывает его. Таким образом, на первом выходе блока коммутации приема 8 появляются только информационные байты ячейки ATM (6-53 байты), которые поступают на первый вход счетчика импульсов приема 9. Принцип работы счетчика единичных импульсов приема 9 аналогичен счетчику единичных импульсов передачи 2.

Значения S_j(1) чисел "1", представленных в двоичном коде, с выхода счетчика единичных импульсов приема 9 поступают на пятый вход блока памяти приема 11, где производится запись значений S_j в соответствующие ячейки. После этого происходит обнуление счетчика единичных импульсов приема 9 по сигналу "Очистка" на его втором входе, поступающем от блока управления приема 10. После занесения в блок памяти приема 11 значений S_j всех чисел "1" в блоке определения параметров приема 13 производится вычисление значений математического ожидания m_j(1), дисперсии d_j(1), числа "1" в 6-разрядном сегменте и вероятности p_j(1) появления "1" в j-й позиции 6-разрядного сегмента. По результатам вычисления m_j(1), d_j(1), p_j(1) определяют значения параметров усечения K, Y. Принцип работы блока определения параметров приема 13 идентичен принципу работы блока определения параметров передачи 5, который рассмотрен выше.

Параллельно со счетчиками импульсов 8.3 и 8.6 работают и счетчики импульсов 8.9, 8.12. Счетчик импульсов 8.9 ведет двоичный счет по модулю 456. После прохождения 456 синхроимпульсов на выходе счетчика 8.9 появляются все единицы, которые поступают на элемент И-НЕ 8.8, на выходе которого будет сигнал "0", этот сигнал открывает электронный ключ 8.7, в результате чего на выход электронного ключа 8.7 поступает информационная последовательность, начиная с 5-го байта второй ячейки ATM. Информационная последовательность с 5-го байта второй ячейки ATM приходит на первый вход электронного ключа 8.10, на второй вход которого подается "1" с выхода ячейки И 8.11. Сигнал "1" на выходе ячейки 8.11 появляется после прохождения 464 синхроимпульсов через счетчик импульсов 8.12. В результате чего на выход электронного ключа 8.10 будет проходить пятый байт второй ячейки ATM, несущий информацию о значениях параметров усечения K₀, Y₀ информационных байтов первой ячейки ATM, который поступает на второй выход блока коммутации приема 8 и далее на второй вход компаратора 12. На первый вход компаратора 12 поступают в двоичном коде значения параметров усечения K, Y, вычисленные в блоке определения параметров приема 13. В компараторе 12 производится сравнение значений параметров усечения K₀, Y₀, вычисленных для информационных байтов передаваемой ячейки ATM, с значениями параметров усечения K, Y, вычисленными для информационных байтов принятой ячейки ATM. В результате сравнения на выходе компаратора 12 при совпадении параметров усечения будет сигнал "0", а при несовпадении - сигнал "1", которые поступают на второй вход электронного ключа 14. При поступлении сигнала "1" электронный ключ 14 открывается, и выходная информационная последовательность проходит через него далее по назначению. В случае появления на втором входе электронного ключа 14 сигнала "1" ключ закрывается и тем самым блокирует прохождение выходной информационной последовательности, имеющей ошибки.

Входящие в общую структуру устройства контроля ошибок в цифровых системах передачи на базе технологии ATM элементы являются типовыми и могут быть технически реализованы в настоящее время при использовании имеющейся элементной базы..

В качестве блока памяти может быть использовано известное устройство [Батушев В.А., Вениаминов В.Н. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983. С.175, рис.5.12].

Схемы счетчиков известны и могут быть реализованы на микросхеме К176ИЕ2 [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987. С.235-236, рис.2.36, а].

Используемые в заявленном устройстве элементы И-НЕ и регистр сдвига могут быть выполнены на микросхемах К155ЛАЗ и микросхеме К155ИР1.

Схемы сумматоров и вычитателей могут быть реализованы, например, на микросхеме К155ИП4 [Батушев В.А., Вениаминов В.Н. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983. С.129-130].

Схема умножителя может быть реализована на микросхеме К155ИП4 [Батушев В.А., Вениаминов В.Н. и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983. С.129-130].

Схема делителя может быть реализована на микросхемах К155ИЕ8, К155ИЕ2 [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987. С.94-97, рис.1.69].

Схема шифратора может быть реализована на