Релейный регулятор

Релейный регулятор

Иллюстрации

Показать все

Реферат

Предлагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов, и может быть использовано, например, в резервированных системах управления космическими летательными аппаратами.

Известен релейный регулятор [1], содержащий аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала. Этот регулятор не вносит запаздывания в систему управления и не уменьшает область устойчивости.

Недостаток этого регулятора состоит в том, что он не обладает достаточной надежностью. Так, при одном отказе какого-либо элемента релейный регулятор не обеспечивает выполнение своих функций, а система управления теряет свою работоспособность.

Наиболее близким техническим решением к релейному регулятору является устройство [2], содержащее (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала.

Недостаток этого релейного регулятора состоит в том, что при некоторых единичных отказах в одном из каналов он может формировать ложный выходной сигнал, определяемый характеристиками отказавшего канала, а при поступлении на вход каждого канала различных по величине сигналов известный регулятор при отсутствии отказов не обеспечивает функционирование, соответствующее формированию управляющего сигнала согласно изменению среднего по величине из всех входных сигналов.

Задача изобретения - повышение надежности релейного регулятора.

Эта задача достигается тем, что в релейный регулятор, содержащий (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер, первый элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, первый вход первого элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, в каждый канал дополнительно введены второй, третий и четвертый элементы ИЛИ, второй элемент исключающее ИЛИ, одновибратор, инвертор, первый и второй элементы И, первые входы которых соединены с выходом триггера, выход первого элемента И соединен с первым входом первого мажоритарного элемента, вторым входом первого элемента исключающее ИЛИ и соответствующими входами первого мажоритарного элемента других каналов, выход второго элемента И соединен с первым входом второго мажоритарного элемента, вторым входом второго элемента исключающее ИЛИ и соответствующими входами второго мажоритарного элемента других каналов, выходы первого и второго элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом цифрового компаратора, выход второго элемента ИЛИ соединен с входом одновибратора и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом одновибратора, вход триггера подключен к выходу первого элемента ИЛИ, второй вход которого соединен с выходом инвертора, вход которого соединен с выходом знакового разряда регистра данных АЦП и вторым входом второго элемента И, выход первого мажоритарного элемента соединен с шиной положительного управляющего сигнала и первым входом четвертого элемента ИЛИ, выход второго мажоритарного элемента соединен с шиной отрицательного управляющего сигнала, с первым входом второго элемента исключающее ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом старшего разряда регистра адреса ЗУ.

На чертеже: 1 - вход релейного регулятора, 2 - аналого-цифровой преобразователь (АЦП), 3 - запоминающее устройство (ЗУ), 4 - цифровой компаратор, 5 - триггер, 6 - счетчик импульсов, 7 - генератор импульсов, 8 - инвертор, 9 - шина положительного управляющего сигнала, 10 - шина отрицательного управляющего сигнала, 11 - первый мажоритарный элемент, 12 - первый элемент ИЛИ, 13 - первый элемент исключающее ИЛИ, 14 - второй мажоритарный элемент, 15 - одновибратор, 16 - второй элемент ИЛИ, 17 - третий элемент ИЛИ, 18 - второй элемент исключающее ИЛИ, 19 - четвертый элемент ИЛИ, 20 - первый элемент И, 21 - второй элемент И, 22 - первый канал, 23 - второй канал, 24 - (2m+1)-й (m=1,2, …) канал.

В каждом канале вход 1 релейного регулятора соединен с входом АЦП 2, выходы регистра данных которого соединены с соответствующими входами регистра адреса ЗУ 3. Выходы регистра данных ЗУ 3 соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора 4, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов 6, выход цифрового компаратора 4 соединен со вторым входом второго элемента ИЛИ 16, первый вход которого соединен с выходом третьего элемента ИЛИ 17. Выход второго элемента ИЛИ 16 соединен с входом одновибратора 15 и первым входом первого элемента ИЛИ 12, второй вход которого подключен к выходу одновибратора 15. Выход первого элемента ИЛИ 12 соединен со счетным входом триггера 5 и с R-входом счетчика импульсов 6, вход которого соединен с выходом генератора импульсов 7. Первые входы первого 20 и второго 21 элементов И соединены с выходом триггера 5, выход первого элемента И 20 соединен с первым входом первого мажоритарного элемента 11, вторым входом первого элемента исключающее ИЛИ 13 и соответствующими входами первого мажоритарного элемента 11 других каналов, выход второго элемента И 21 соединен с первым входом второго мажоритарного элемента 14, вторым входом второго элемента исключающее ИЛИ 18 и соответствующими входами второго мажоритарного элемента 14 других каналов. Выход первого мажоритарного элемента 11 соединен с шиной положительного управляющего сигнала 9, первым входом первого элемента исключающее ИЛИ 13 и первым входом четвертого элемента ИЛИ 19, выход второго мажоритарного элемента 14 соединен с шиной отрицательного управляющего сигнала 10, с первым входом второго элемента исключающее ИЛИ 18 и вторым входом четвертого элемента ИЛИ 19. Выходы первого 13 и второго 18 элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ 17, второй вход первого элемента И 20 соединен с выходом инвертора 8, вход которого соединен с выходом старшего разряда регистра данных АЦП 2 и вторым входом второго элемента И 21. Выход четвертого элемента ИЛИ 19 соединен с входом старшего разряда регистра адреса ЗУ3.

Релейный регулятор работает следующим образом. Для простоты будем рассматривать трехканальный релейный регулятор (m=1). Пусть на входы 1 каждого канала релейного регулятора подаются соответственно входные сигналы U₁, U₂, U₃. Эти сигналы поступают на вход АЦП 2 соответственно первого 22, второго 23 и третьего 24 каналов и преобразуются в n-разрядный код, который фиксируется в регистре данных АЦП 2 соответствующего канала. В этих регистрах n-й разряд определяет знак входного сигнала, а разряды с 1 по (n-1) - значение (модуль) A_i (i=1, 2, 3) соответствующего входного сигнала U_i. Если Δt - время преобразования АЦП, то в течение этого времени состояние регистра данных АЦП 2 остается неизменным. Код числа A_i поступает на регистр адреса ЗУ 3, на старший n-й разряд которого подается выходной сигнал четвертого элемента ИЛИ 19. Состояние четвертого элемента ИЛИ 19 определяет на данный момент времени t_k=kΔt (k=1, 2, …) формирование длительности τ_д или паузы τ_п выходного управляющего сигнала.

Будем предполагать, если входной сигнал U₁>0, то знаковый разряд регистра данных АЦП 2 находится в нулевом состоянии и его выходной сигнал S_i=0. Если входной сигнал U₁<0, то знаковый разряд регистра данных АЦП 2 находится в единичном состоянии и его выходной сигнал S_i=1. Если F_i - выходной сигнал триггера 5, то выходные сигналы F_i ⁺ первого элемента И 20 и F_i ^- второго элемента И 21 будут определяться равенствами

F_i ⁺=0, если F_i=0 или F_i=1 и S_i=1,

F_i ⁺=1, если F_i=1 и S_i=0,

F_i ^-=0, если F_i=0 или F_i=1 и S_i=0,

F_i ^-=1, если F₁=1 и S_i=1.

Эти равенства непосредственно следуют из анализа схемы на чертеже. При S_i=0 открыт первый элемент И 20 (выходной сигнал первого инвертора 8 равен единице), при S_i=1 открыт второй элемент И 21.

Связь между выходным сигналом F₊ первого мажоритарного элемента 11 и выходными сигналами F_i ⁺ первого элемента И 20 и между выходным сигналом F_- второго мажоритарного элемента 14 и выходными сигналами F_i ^- второго элемента И 21 всех каналов определяется соотношением (1)

где функция М означает мажоритарный выбор значения большинства (m+1) функций F_i из возможного числа значений (2m+1).

Если F₊=1 или F_-=1, то выходной сигнал F_M четвертого элемента ИЛИ 19 равен единице, что соответствует формированию длительности τ_д. Если F₊=0 и F_-=0, то выходной сигнал F_M четвертого элемента ИЛИ 19 равен нулю, что соответствует формированию паузы τ_п.

Если выходной сигнал первого мажоритарного элемента 11 F₊=1, то выходной сигнал F₊ формируется на шине 9 положительного управляющего сигнала. Если выходной сигнал второго мажоритарного элемента 14 F_-=1, то выходной сигнал F_- формируется на шине 10 отрицательного управляющего сигнала.

Выходной сигнал С_i цифрового компаратора 4 формируется следующим образом. Если значение числа D₁, записанного в регистр первого сравниваемого числа цифрового компаратора 4, больше значения D₂, записанного в регистр второго сравниваемого числа, то сигнал C_i=1, или

В запоминающем устройстве 3 каждого канала хранится массив Мτ_д заданных значений длительности τ_д и массив Мτ_п заданных значений паузы τ_п. Пусть на вход 1 каждого канала поступают близкие по значению входные сигналы соответственно U₁, U₂, U₃, причем U₁>U₂>U₃. Задача релейного регулятора состоит в том, чтобы сформировать выходные управляющие сигналы F₊ и F_- таким образом, чтобы эти сигналы формировались синхронно в каждом канале, а значения длительности τ_д и паузы τ_п выходного управляющего сигнала определялись средним из трех входных сигналов, в рассматриваемом случае сигналом U₂. Будем предполагать, что с увеличением сигнала U_i происходит увеличение длительности τ_д и уменьшение паузы τ_п управляющего сигнала.

Пусть в некоторый момент времени происходит формирование длительности τ_д управляющего сигнала. В этом случае F₊=1, F_M=1, F_i=1, выходные сигналы цифрового компаратора 4, первого 13 и второго 18 элементов исключающее ИЛИ равны нулю. Выходной сигнал первого элемента ИЛИ 12 также равен нулю и на вход счетчика импульсов 6 каждого канала поступают импульсы с генератора 7. В соответствии со сделанным предположением формируемые длительность τ_д1 и пауза τ_п1 в первом канале 22, формируемые длительность τ_д2 и пауза τ_п2 во втором канале 23 и формируемые длительность τ_д3 и пауза τ_п3 в третьем канале 24 связаны соотношением τ_д1>τ_д2>τ_д3, τ_п1<τ_п2<τ_п3. Условия (3) первыми будут выполнены при формировании длительности τ_д3, т.е. в третьем канале 24. В этом случае выходной сигнал C_i=1 цифрового компаратора 4, проходя через второй элемент ИЛИ 16, одновибратор 15 и первый элемент ИЛИ 12, переводит триггер 5 третьего канала 24 в нулевое состояние и производит обнуление счетчика импульсов 6. Выходной сигнал триггера 5 третьего канала 24 F₃=0, а так как согласно (1) F₊=1, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице.

На R-вход счетчика импульсов 6 через третий 17, второй 16 и первый 12 элементы ИЛИ будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F₊ не станет равным нулю. Это произойдет в тот момент, когда выполнятся условия (3) при формировании длительности τ_д2, т.е. во втором канале 23. С этого момента времени F₂=0 и согласно (1) F₊=0. В этот же момент времени выходной сигнал первого мажоритарного элемента 11 первого канала 22 F₊=0, выходной сигнал триггера 5 этого канала F₁=1 и выходной сигнал первого элемента И 20 F_i ⁺=1. В результате на выходе первого элемента исключающее ИЛИ 13 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в нулевое состояние. Таким образом, в момент формирования сигналов F₊=0 триггеры 5 переходят в нулевое состояние во всех каналах и сигналы F_M=0. В это же время заканчивается формирование длительности импульса τ_д и начинается формирование паузы τ_п, т.е. длительность τ_д управляющего сигнала F₊ равна длительности τ_д2, определяемой сигналом U₂.

С момента появления сигнала F_M=0 начинается формирование паузы τ_п управляющего сигнала F₊ и с этого момента выходной сигнал первого элемента ИЛИ 12 всех каналов имеет низкий уровень, вследствие чего счетчики импульсов 6 этих каналов начинают воспринимать импульсы генератора 7, формируя тем самым паузу τ_п управляющего сигнала F₊. Условия (3) первыми выполняются для сигнала U₁. В этот момент вырабатывается сигнал C₁=1 и триггер 5 первого канала 22 переходит в единичное состояние (F₁=1) согласно описанному выше алгоритму. Так как F₁=1, F₊=0, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице. На R-вход счетчика импульсов 6 будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F₊ не станет равным единице. Условия (3) вторыми выполняются для сигнала U₂. В этот момент вырабатывается сигнал C₂=1 и триггер 5 второго канала 23 переходит в единичное состояние (F₂=1). Так как сигналы F₁=1, F₂=1, то согласно (1) F₊=1 и релейный регулятор переходит в режим формирования длительности τ_д управляющего сигнала F₊. В момент формирования сигнала F_M=1 на выходе первого элемента исключающее ИЛИ 13 третьего канала 24 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в единичное состояние. Таким образом, сформированная пауза τ_п управляющего сигнала F₊ определяется сигналом U₂ и равна τ_п2. Итак, в рассматриваемом случае формирование длительности τ_д и паузы τ_п управляющего сигнала F₊ осуществляется сигналом U₂ и производится одновременно во всех каналах.

Аналогично производится формирование длительности τ_д и паузы τ_п управляющего сигнала при отрицательных сигналах U_i<0. В этом случае n-й знаковый разряд АЦП 2 переходит в единичное состояние и блокирует формирование сигнала F₊. Выходной сигнал F_- второго мажоритарного элемента 14 формируется теперь на шине 10 отрицательного управляющего сигнала аналогично описанному выше формированию положительного управляющего сигнала.

Отметим, что в момент начала формирования длительности τ_д или паузы τ_п управляющего сигнала триггеры 5 всех каналов устанавливаются в требуемое состояние.

Рассмотрим возможные случаи отказа в каком-либо канале релейного регулятора. При этом релейный регулятор считается исправно работающим, если, по крайней мере, (m+1) канал формируют управляющий сигнал синхронно и в соответствии с изменяющимся входным сигналом U_i. В резервированных системах управление релейными исполнительными органами осуществляется обычно путем формирования обобщенного мажорированного сигнала по правилу (1). В этом случае исправно работающие (m+1) каналы обеспечивают детерминированное управление. Пусть, например, в первом канале 22 отказал триггер 5 и его выходной сигнал F₁=1 вне зависимости от его входного сигнала C₁. В этом случае при формировании длительности τ_д (пусть в этот момент времени F₂=1, F₃=1) сначала формируется сигнал С₃=1, переводя триггер 5 третьего канала 24 в нулевое состояние (F₃=0), а затем формируется сигнал С₂=1, переводя триггер 5 второго канала 23 в нулевое состояние (F₂=0). С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F_-=0 и начинается формирование паузы τ_п управляющего сигнала. В зависимости от соотношения близких по значению сигналов U₂ и U₃ формируется либо сигнал C₂=1, либо сигнал С₃=1, переводя либо триггер 5 второго канала 23, либо триггер 5 третьего канала 24 в единичное состояние. С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F_-=1 и начинается формирование длительности τ_д управляющего сигнала. Таким образом, формирование длительности τ_д и паузы τ_п управляющего сигнала осуществляется входным сигналом исправно работающего канала.

При других вариантах отказа в любом канале, например при отказе первого мажоритарного элемента 11 первого канала 22 (постоянно формируется управляющий сигнал F₊=1), по крайней мере, два канала из рассматриваемых трех формируют управляющий сигнал, в соответствии с входным сигналом исправно работающих каналов. Таким образом, при любом отказе в одном канале релейного регулятора в случае m=1 работоспособность релейного регулятора не нарушается. При других значениях m работоспособность релейного регулятора не нарушается при отказах в m каналах из (2m+1).

Рассмотрим отказ такого типа, когда в одном из отказавших каналов формирование управляющего сигнала F₊ и F_- происходит по закону, существенно отличающемуся от заданного (например, вследствие значительного увеличения частоты генератора 7 одного из каналов). В этом случае формируемые длительности τ_д и паузы τ_п управляющего сигнала отказавшего канала будут существенно меньше заданных. В предлагаемом регуляторе формирование длительности τ_д или паузы τ_п начинается всегда с момента установки триггеров 5 всех каналов в заданное состояние. А это означает, что формирование длительности τ_д и паузы τ_п производится по срабатыванию двух каналов из трех, т.е. по срабатыванию исправно работающего канала.

В известном [2] регуляторе формирование длительности τ_д или паузы τ_п начинается с момента установки триггеров 5 двух каналов из трех в заданное состояние, а это означает, что в случае рассматриваемого варианта отказа формирование длительности τ_д и паузы τ_п производится по сигналам неисправного канала.

Отметим, что известный регулятор [2] при наиболее часто встречающихся отказах типа "обрыв" или "замыкание" обеспечивает заданное функционирование регулятора.

Таким образом, предлагаемый регулятор обеспечивает исправное функционирование при всех возможных видах отказа в любом из каналов.

Рассмотрим теперь работу релейного регулятора в случае поступления на его входы существенно разных по уровню сигналов U_i. Пусть U₁>U₂>0, U₃<0. В этом случае средним является сигнал U₂. В рассматриваемом случае будут формироваться сигналы F₁ ⁺=1, F₂ ⁺=1, F₃ ^-=1, а это означает, что сигнал F_- всегда равен нулю, а сигнал F₊ формируется сигналами F₁ ⁺ и F₂ ⁺, при этом длительность τ_д выходного управляющего сигнала F₊ определяется меньшим по уровню сигналом, т.е. сигналом U₂.

Таким образом, рассматриваемый релейный регулятор формирует управляющий сигнал, закон изменения которого определяется "средним" из множества входных сигналов U_i, что повышает функциональную надежность релейного регулятора.

В известном регуляторе если, например, сигналы U₁ и U₃ близки по значению, то выходной управляющий сигнал будет определяться одним из этих сигналов, каждый из которых не является "средним" из множества входных сигналов U_i.

Оценим надежность известного [2] и предлагаемого решения. Пусть надежность одного канала равна p, причем надежность генератора импульсов 7, входящего в состав канала, равна p₁, а надежность остальной части схемы этого канала равна p₂, при этом p=p₁ p₂. Надежность Р_п предлагаемого решения можно оценить в виде

где C² _2m+1 - число сочетаний из (2m+1) по 2, C^m _2m+1 - число сочетаний из (2m+1) по m.

Надежность Р_и известного решения при учете возможной неисправности генератора импульсов можно оценить в виде

Пусть m=1, p₁=0,99, p₂=0,9. В этом случае из (4) и (5) соответственно имеем Р_п=0,967, Р_И=0,943. Таким образом, надежность предлагаемого регулятора Р_п выше надежности известного регулятора Р_И.

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень".

В качестве АЦП, ЗУ, цифрового компаратора могут быть использованы микросхемы типа 1113ПВ1, 556РТ5, 564ИП2, 564КП1. Реализация счетчика, триггера, элементов И, ИЛИ, исключающее ИЛИ хорошо известна (например, 564ИЕ14, 564ТМ2, 564ГГ1).

Литература

1. Патент РФ №2141124, G05В 11/26, 1999 г.

2. Патент РФ №2342690, G05В 11/26, 2008 г.

Релейный регулятор, содержащий (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер, первый элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, первый вход первого элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, отличающийся тем, что в каждый канал дополнительно введены второй, третий и четвертый элементы ИЛИ, второй элемент исключающее ИЛИ, одновибратор, инвертор, первый и второй элементы И, первые входы которых соединены с выходом триггера, выход первого элемента И соединен с первым входом первого мажоритарного элемента, вторым входом первого элемента исключающее ИЛИ и соответствующими входами первого мажоритарного элемента других каналов, выход второго элемента И соединен с первым входом второго мажоритарного элемента, вторым входом второго элемента исключающее ИЛИ и соответствующими входами второго мажоритарного элемента других каналов, выходы первого и второго элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом цифрового компаратора, выход второго элемента ИЛИ соединен с входом одновибратора и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом одновибратора, вход триггера подключен к выходу первого элемента ИЛИ, второй вход которого соединен с выходом инвертора, вход которого соединен с выходом знакового разряда регистра данных АЦП и вторым входом второго элемента И, выход первого мажоритарного элемента соединен с шиной положительного управляющего сигнала и первым входом четвертого элемента ИЛИ, выход второго мажоритарного элемента соединен с шиной отрицательного управляющего сигнала, с первым входом второго элемента исключающее ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом старшего разряда регистра адреса ЗУ.