Десятичное пересчетное устройство

Десятичное пересчетное устройство

Иллюстрации

Показать все

Реферат

 

-то сою, на ! 4г

0 п

ИЗОБРЕТЕН ИЯ

24II27

Союз Советских

Социалистически»

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹

Кл. 42m7, 5/00

21е, 36/03

Заявлено 16.II.1968 (№ 1219013/18-24) с присоединением заявки №

Приоритет

Опубликовано 01.1Ч.1969. Бюллетень № 13

Дата опубликования описания 4.IX.1969

МПК G 06m

G 01г

УДК 621.374.32:621.317..761 (088.8) Комитет по делам

H$0Op8T8HHA и открытий при Совете Министров

СССР

Автор изобретения

Л. А. Дубицкий

3 а я в итель

ДЕСЯТИЧНОЕ ПЕРЕСЧЕТНОЕ УСТРОИСТВО

Предложенное устройство относится к электронно-измерительной технике. Оно предназначено для деления частоты, пересчета импульсов с индикацией состояний и может быть иапользовано в электронно-счетных частотомерах.

Известны скоростные пересчетные устройства, работающие .по принципу двойного преобразования входного сигнала.

Известное устройство содержит делитель с коэффициентом деления 2", вход которого соединен с выходом селектора счета частотомера, а выход подключен ко входу делителя с коэффициентом деления 10Р. Выход последнего подключен ко входу умножителя импульсов в 2" раз. Выход умножителя соединен со входом последующих декад частотомера. Кроме того, устройство содержит считывающую систему, управляемую датчиком калиброванных отрезков времени P декад с быстродействием на несколько порядков ниже входной частоты и выходной ключ.

Однако применение метода двойного преобразования в описанном устройстве обусловило громоздкость, конструкции, сложность считывающей системы и необходимость введения двух умножителей импульсов, что не могло не сказаться на надежности работы устройства и трудоемкости его регулировки, Предложенное устройство проще по конструкции и надежнее. Это достигается тем, что три выхода делителя с коэффициентом деления 2з соединены со входами схемы «ИЛИ», другой выход этого делителя подключен ко входам делителя с коэффициентом деления 5

5 и схемы «Запрет», запрещающий вход которой соединен с соответствующей ячейкой делителя с коэффициентом деления 5, а выход подключен ко входу схемы «ИЛИ». Выход последней связан со входом делителя с коэф10 фициентом деления 2>, выход которого, а также выходы делителей с коэффициентом деления 2» и коэффициентом деления 5 подключены к соответствующим входам дешифратора.

Сущность .предлагаемого изобретения заключается в том, что для увеличения быстродействия измерения частота претерпевает деление в 2з раз при,прохождении через двоичные ячейки, не охваченные обратной связью, расщепляясь при этом на четыре периодические последовательности импульсов, имеющие фазовый сдвиг одна относительно другой, рав1 ный —, и частоту от исходной. Далее

2 2Э одна из последовательностей преобразовыва1 ется до частоты, равной от исход5. 2З ной, что достигается селектированием каждого пятого импульса и является возможным, 30 так как преобразовывается частота, в 2з раз ниже исходной, и суммируется с остальными

241127

30

50 тремя, воспроизводя непериодическую послед довательность с частотой, равной,+,+

2з -2з -:.

1 1 16

+ — + = от исходной. Деление

2з 5.2з 40 последней в 2> раз двоичными ячейками, не охваченными обратными связями, преобразует суммарную непериодическую последовательность в периодическую с частотой, равной

16 1

40 2 10 от исходной, обеспечивая таким образом коэффициент деления данного пересчетного устройства на 10.

На чертеже изображена блок-схема предлагаемого десятичного пересчетного устройства.

Перед каждым циклом измерения делители

1, 2 и 8 устанавливаются в нулевые состояния. Измеряемая частота в течение времени счета поступает на вход делителя 1, где делится в 2з раз двоичными ячейками, не охваченными обратными связями, расщепляясь ,при этом на четыре периодические последовательности импульсов, имеющие фазовый сдвиг т. одна относительно другой, равный — . Одна из .последовательностей поступает на вход делителя 2 с коэффициентом деления 5 и на вход схемы «Запрет» 4.

Схема «Запрет» управляется таким образом, что переход делителя 2 в пятое состояние вызывает появление отпирающего смещения на схеме «Запрет», способствуя прохождению на ее выход каждого пятого импульса.

Таким образом, на выходе схемы «Запрет» присутствует последовательность импульсов с

1 частотой, равной 5, от исходной, не имеющая временной задержки по отношению к;преобразуемой последовательности.

Указанная последовательность поступает на один из четырех входов схемы «ИЛИ» б, три остальных входа которой связаны с выходами делителя 1. Схема «ИЛИ» 5 совмещает во времени последовательности, подаваемые на ее вход. Таким образом, на ее выходе присутствует суммарная последовательность, ча1 1 1 стота которой равна, +, + з +

1 16

+ 5 2, — 40 от исходной. Эта последовательность носит непериодический характер, однако при последующем делении делителеМ

8 в 2> раз преобразовывается в периодическую „16). il: „1 с частотой, равной " =,-"- — от исход40 2з I 10 ной.

Следует заметить, что совмещение последовательностей возможно без искажений лишь при отсутствии между ними временных задержек. Поэтому в качестве схем, используемых для расщепления последовательностей, целесообразно применять такие, которые вносили бы одинаковые задержки в каждую из последовательностей по отношению к исходной, не создавая, таким образом, временных задержек между расщепленными последовательностями. Этими схемами могут служить триггеры, триггеры с парафазными усилителями и т. д.

Конец времени счета соответствует началу индикации, которая осуществляется .путем не,посредственной дешифрации состояний первой двоичной ячейки делителя 1, а также состояний делителей 2 и 8. Состояния дешифрируются обычным диодным дешифратором, входами которого являются потенциальные выходы делителей 2 и 8 и первой двоичной ячейки делителя 1.

Предмет изобретения

Десятичное пересчетное устройство, содержащее делитель с коэффициентом деления 2з, делитель с коэффициентом деления 2>, делитель с коэффициентом деления 5, схему

«Запрет», схему «ИЛИ» и дешифратор, отличающееся тем, что, с целью упрощения конструкции и повышения надежности, а также осуществления индикации состояний без увеличения цикла измерения на время считывания, в нем три выхода делителя с коэффициентом деления 2з соединены со входами схемы «ИЛИ», другой выход этого делителя подключен ко входам делителя с коэффициентом деления 5 и схемы «Запрет», запрещающий вход которой соединен с соответствующей ячейкой делителя с коэффициентом деления 5, а выход подключен ко входу схемы «ИЛИ», выход последней связан со входом делителя с коэффициентом деления 2з, выход которого, а также выходы делителей с коэффициентом деления 2з и коэффициентом деления 5 подключены к соответствующим входам дешифратора.

Составитель Л. В. Скобелева

Редактор T. 3. Орловская Техред Л. К. Малова Корректор В. Л. Шошенская

Заказ 1874/! 5 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров ССС!

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова 2