Система и способ для маломощной логики числовой шины в памяти

Система и способ для маломощной логики числовой шины в памяти

Иллюстрации

Показать все

Реферат

Данная заявка притязает на приоритет Предварительной заявки (США) серийный номер 60/756100, озаглавленной "METHOD AND APPARATUS FOR LOW POWER DESIGN UTILIZING POWER GATING'", поданной 4 января 2006 года, и Предварительной заявки (США) серийный номер 60/756856, озаглавленной "LOW-POWER WORD-LINE LOGIC", поданной 6 января 2006 года, каждая из которых передана правопреемнику настоящей заявки и полностью содержится в данном документе в качестве ссылки.

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ

Настоящее изобретение, в общем, относится к системам и способам снижения энергопотребления в памяти, а более конкретно, к системам и способам ограничения энергопотребления числовых шин в банке памяти.

ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИ

Технологические усовершенствования привели к более компактным и обладающим большей вычислительной мощностью персональным вычислительным устройствам. Например, множество портативных персональных вычислительных устройств, в том числе беспроводные вычислительные устройства, такие как портативные беспроводные телефоны, «карманные» компьютеры (PDA) и пейджинговые устройства, являются небольшими, легкими и удобно носятся пользователями. Более конкретно, портативные беспроводные телефоны, такие как сотовые (аналоговые и цифровые) телефоны и телефоны, работающие по Интернет-протоколу (IP), могут передавать речевые пакеты и пакеты данных по беспроводным сетям. Дополнительно, многие такие беспроводные телефоны включают в себя другие типы устройств, которые содержатся в них. Например, беспроводной телефон также может включать в себя цифровой фотоаппарат, цифровую видеокамеру, цифровое записывающее устройство и проигрыватель аудиофайлов. Кроме того, такие беспроводные телефоны могут включать в себя веб-интерфейс, который может быть использован для того, чтобы осуществлять доступ в Интернет. По сути, эти беспроводные телефоны включают в себя значительные вычислительные возможности.

В типичном варианте, портативные вычислительные устройства питаются от аккумуляторов. Как следствие, для портативных устройств зачастую требуются электронные схемы для того, чтобы удовлетворять строгим требованиям по электроэнергии. Поскольку число транзисторов на микросхеме продолжает возрастать, тогда как пороговые напряжения этих транзисторов продолжают снижаться, энергия утечки через транзисторы становится все более важной.

Современные микропроцессоры, в общем, включают в себя плотную кэш-память, которая включает в себя множество транзисторов. Выяснено, что на долю энергии утечки приходится 30 процентов энергии кэша уровня 1 (L1), потребляемой 65 нм-частью в активном режиме работы, и 80 процентов энергии кэша уровня 2 (L2) для полупроводникового устройства, изготовленного по технологическому процессу 0,13 микрон.

По мере того как разрыв между частотами обработки и временем обращения к динамическому оперативному запоминающему устройству (DRAM) продолжает увеличиваться, производители полупроводниковых устройств все в большей степени применяют внутрипроцессорное статическое оперативное запоминающее устройство (SRAM), чтобы удовлетворять требованиям по производительности. Как результат, во многих микросхемах матрицы SRAM могут занимать практически 60 процентов площади кристалла. Поскольку большая часть элементов SRAM-схем бездействует в любой данный момент времени, SRAM-матрицы являются существенными источниками утечки тока.

Предложено стробировать источник питания на логику числовой шины по адресному модулю памяти, когда процессор находится в специальном режиме энергосбережения, таком как режим ожидания (когда состояние SRAM восстанавливается при пробуждении) или режим остановки (когда содержимое SRAM становится недостоверным). Эти режимы в типичном варианте управляются посредством программного обеспечения и добавляют в устройство сложность и непроизводительные издержки.

Следовательно, будет полезным предоставить усовершенствованный механизм управления мощностью для снижения утечки тока в запоминающих устройствах.

СУЩНОСТЬ ИЗОБРЕТЕНИЯ

В конкретном варианте осуществления способ уменьшения энергопотребления памяти включает в себя прием запроса на то, чтобы выполнить обращение к запоминающему устройству. Запоминающее устройство включает в себя декодер, множество формирователей числовых шин и множество числовых шин, при этом каждая числовая шина ассоциативно связана с формирователем числовой шины из множества формирователей числовой шины. Запрос декодируется в декодере так, чтобы определить адрес, ассоциативно связанный с запросом. Формирователь числовой шины из множества формирователей числовых шин выборочно запитываются, чтобы выполнить обращение к адресу запоминающего устройства, но без запитывания других числовых шин из множества числовых шин. Формирователь числовой шины ассоциативно связан с конкретной числовой шиной, которая связана с адресом, ассоциативно связанным с запросом.

В конкретном варианте осуществления выборочное запитывание формирователя числовой шины включает в себя выборочную активацию, по меньшей мере, одного из верхнего ключа и нижнего ключа конкретной числовой шины, чтобы подключить формирователь числовой шины к источнику питания. Верхний ключ может включать в себя p-канальный транзистор, а нижний ключ может включать в себя n-канальный транзистор. В еще одном другом конкретном варианте осуществления способ включает в себя отключение питания каждого из множества формирователей числовых шин запоминающего устройства. В другом варианте осуществления формирователь числовой шины выборочно снабжается электроэнергией посредством выборочной активации p-канального транзистора инвертора формирователя числовой шины, чтобы зарядить локальную емкость с помощью диффузионной емкости, ассоциативно связанной с множеством формирователей числовых шин. В другом варианте осуществления формирователь числовой шины выборочно запитываются посредством заряда верхнего ключа и нижнего ключа от питающей емкости и локальной виртуальной земли, соответственно. В одном конкретном иллюстративном варианте осуществления запоминающее устройство - это статическое оперативное запоминающее устройство (SRAM). В другом варианте осуществления запоминающее устройство - это кэш-память, например, кэш-память первого уровня или второго уровня.

В еще одном другом конкретном варианте осуществления раскрыто электронное устройство, которое включает в себя память, множество формирователей числовых шин и декодер. Память включает в себя множество числовых шин. Множество формирователей числовых шин подключено к памяти, при этом каждый формирователь числовой шины ассоциативно связан с числовой шиной из множества числовых шин памяти. Питание каждого из множества формирователей числовых шин отключено в течение состояния по умолчанию и выборочно подается в течение периода обращения к числовой шине. Декодер подключен к множеству формирователей числовых шин, чтобы принимать запрос на обращение к памяти и декодировать запрос на обращение к памяти, чтобы определять адрес, ассоциативно связанный с запросом на обращение к памяти. Декодер выполнен с возможностью запитывать выбранный формирователь числовой шины, но не другие формирователи числовой шины из множества формирователей числовых шин, в ответ на запрос.

В конкретном варианте осуществления электронное устройство включает в себя менеджер питания, чтобы выборочно активировать выбранный формирователь числовой шины в ответ на определение адреса, ассоциативно связанного с запросом на обращение к памяти. В другом варианте осуществления память включает в себя множество банков памяти, при этом каждый из множества банков памяти включает в себя пару под-банков, причем пара под-банков совместно использует предварительно декодированные данные. В еще одном другом варианте осуществления каждый формирователь числовой шины включает в себя транзистор с высоким порогом напряжения (VT).

В еще одном другом конкретном варианте осуществления предусмотрен процессорночитаемый носитель, заключающий в себе процессорночитаемые команды, чтобы уменьшать энергопотребление процессора. Процессорночитаемые команды включают в себя команды, чтобы декодировать запрос на обращение к памяти, чтобы определять адрес памяти, соответствующий выбранной числовой шине памяти, и команды, чтобы выборочно запитать формирователь числовой шины, ассоциативно связанный с выбранной числовой шиной, без приложения питания к другим числовым шинам, в ответ на определение адреса памяти.

В еще одном другом конкретном варианте осуществления запоминающее устройство включает в себя средство хранения, включающее в себя множество числовых шин, средство декодирования ввода адреса, чтобы определять адрес памяти, соответствующий выбранной одной из множества числовых шин, и средство запитывания выбранной одной из множества числовых шин, но не других числовых шин из множества числовых шин, в ответ на определение адреса памяти. В еще одном другом конкретном варианте осуществления запоминающее устройство включает в себя средство переключения, чтобы выборочно подключать средство декодирования к выводу источника питания.

В одном конкретном варианте осуществления портативное устройство включает в себя контроллер дисплея, интерфейс ввода, чтобы принимать пользовательский ввод, приемопередатчик, чтобы принимать цифровые сигналы, и процессор цифровых сигналов. Процессор цифровых сигналов подключен к приемопередатчику, интерфейсу ввода и контроллеру дисплея. Процессор цифровых сигналов включает в себя оперативное запоминающее устройство, включающее в себя множество числовых шин, и декодер, чтобы декодировать запрос на обращение к памяти, чтобы определять числовую шину, ассоциативно связанную с запросом на обращение к памяти. Процессор цифровых сигналов включает в себя менеджер питания, чтобы выборочно питать числовую шину, без приложения питания к другим числовым шинам из множества числовых шин.

Одно конкретное преимущество конкретного иллюстративного варианта осуществления заключается в том, что введение верхнего ключа и нижнего ключа позволяет уменьшить ток утечки через формирователь шины примерно в 20 раз в сравнении с традиционным формирователем числовой шины в ходе активного и неактивного режимов работы.

Другое конкретное преимущество заключается в том, что общее энергопотребление памятью снижается без увеличения непроизводительных издержек. Данное снижение энергопотребления предоставляет дополнительное преимущество в том, что энергия экономится для использования в других процессах и/или продлевается срок службы источника питания, такого как аккумулятор.

В еще одном другом аспекте, конкретное преимущество иллюстративного варианта осуществления заключается в том, что диффузионная емкость p-канальных транзисторов формирователя числовой шины больше емкости числовой шины, позволяющая распределять локальную емкость в транзисторе за счет совместного использования заряда. Это снижает влияние верхнего ключа на задержку в числовой шине, давая возможность использовать небольшие верхние/нижние ключи.

Другие аспекты, преимущества и признаки настоящего изобретения должны стать очевидными из прочтения всей заявки, включающей в себя следующие разделы: "Краткое описание чертежей", "Подробное описание изобретения" и "Формула изобретения".

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

Аспекты и сопутствующие преимущества описанных в данном документе вариантов осуществления должны стать более понятными посредством ссылки на последующее подробное описание, рассматриваемое вместе с прилагаемыми чертежами, на которых:

Фиг.1 - это блок-схема, иллюстрирующая конкретный вариант осуществления структуры с менеджером питания, чтобы выборочно снабжать электроэнергией одну числовую шину, но не другие числовые шины памяти;

Фиг.2 - это логическая схема, иллюстрирующая конкретный вариант осуществления логики числовой шины на уровне логических элементов, включающей в себя верхний ключ и нижний ключ, реагирующие на менеджер питания, такой как менеджер питания на фиг.1;

Фиг.3 - это расширенное представление части логической схемы по фиг.2;

Фиг.4 - это блок-схема последовательности операций, иллюстрирующая конкретный вариант осуществления способа снижения потребления тока утечки посредством выборочного запитывания отдельных числовых шин;

Фиг.5 - это общая схема портативного устройства связи, содержащего память, в которой могут быть использованы система и способ пониженного энергопотребления, согласно фиг.1-4;

Фиг.6 - это общая схема примерного сотового телефона, содержащего процессор и память, в которых могут быть использованы система и способ пониженного энергопотребления, согласно фиг.1-4;

Фиг.7 - это общая схема примерного беспроводного телефона, работающего по Интернет-протоколу, содержащего процессор и память, в которых могут быть использованы система и способ пониженного энергопотребления, согласно фиг.1-4;

Фиг.8 - это общая схема примерного портативного цифрового устройства, содержащего процессор и память, в которых могут быть использованы система и способ пониженного энергопотребления, согласно фиг.1-4; и

Фиг.9 - это общая схема примерного проигрывателя аудиофайлов, содержащего процессор и память, в которых могут быть использованы система и способ пониженного энергопотребления, согласно фиг.1-4.

ПОДРОБНОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фиг.1 - это блок-схема, иллюстрирующая конкретный вариант осуществления структуры 100 с менеджером питания, чтобы выборочно запитывать одну числовую шину, но не другие числовые шины памяти, такой как кэш-память. Структура 100 включает в себя менеджер 102 питания, матрицу 104 кэш-памяти, декодер 106 и формирователи 108 и 110 числовой шины. Матрица 104 кэш-памяти подразделяется на два репрезентативных банка 112 и 114 памяти. Каждый банк 112 и 114 включает в себя множество числовых шин 116 и 118, соответственно. Каждый банк 112 и 114 также включает в себя множество разрядных шин 120 и 122, соответственно. Структура 100 также включает в себя мультиплексоры 124 и 126, усилители 128 и 130 считывания, компараторы 132, формирователи 134 мультиплексора (MUX), формирователь 136 вывода и формирователи 138 и 140 вывода.

Менеджер 102 питания включает в себя логику, чтобы выборочно активировать и деактивировать стробирование питания на формирователи 108 и 110 числовых шин. Декодер 106 включает в себя ввод и множество выводов числовых шин. Каждый формирователь 108 и 110 числовой шины включает в себя вход, подключенный к менеджеру 102 питания, вход, подключенный к одному из множества выходов числовых шин декодера 106, и выход, подключенный к числовой шине одного из банков 112 или 114. Каждый формирователь 108 и 110 числовой шины также включает в себя синхровход (показан на фиг.2), чтобы принимать синхронизирующий сигнал. Следует понимать, что формирователи 108 и 110 числовых шин также могут быть включены в декодер 106.

Мультиплексоры 124 и 126 включают в себя входы, подключенные к разрядным шинам 120 и 122, соответственно. Мультиплексоры 124 и 126 также включают в себя выходы. Усилители 128 и 130 считывания подключены к выходам мультиплексоров 124 и 126. Схема 132 компаратора включает в себя вход, подключенный к выходу усилителя 128 считывания, и включает в себя множество выходов. Схема 132 компаратора может включать в себя множество компараторов. Формирователь 134 мультиплексора (MUX) включает в себя входы, подключенные, по меньшей мере, к одному из множества выходов схемы 132 компаратора, и включает в себя множество выходов. Формирователь 136 вывода включает в себя вход, подключенный, по меньшей мере, к одному из множества выходов схемы 132 компаратора, и включает в себя выход. Формирователь 138 вывода включает в себя множество входов, подключенных к множеству выходов MUX-формирователя 134, вход, подключенный к выходу одного из усилителей 130 считывания, и множество выходов. Формирователь 140 вывода включает в себя множество входов, подключенных к множеству выходов формирователя 138 вывода, вход, подключенный к выходу одного из усилителей 130 считывания, и множество выходов.

При работе декодер 106 принимает запрос на обращение к памяти, такой как ввод адреса памяти для считывания из памяти или записи в память. Декодер 106 декодирует запрос на обращение к памяти, чтобы определить адрес памяти 104, соответствующий вводу адреса памяти. Когда совпадающий адрес найден, декодер 106 подтверждает числовую шину 108 или 110, соответствующую адресу памяти. Менеджер 102 питания, в ответ на вывод декодера, выборочно активирует запитывание выбранной числовой шины на основе адреса памяти.

Например, если числовая шина 142 банка 114 памяти подтверждается, менеджер 102 питания выборочно активирует запитывание конкретного формирователя 144 числовой шины, ассоциативно связанного с числовой шиной 142. Биты данных числовой шины 142 принимаются посредством мультиплексоров 126. Мультиплексоры 126 формируют выводы, которые принимаются посредством усилителей 130 считывания. Выводы усилителей считывания предоставляются в ассоциативно связанные формирователи 138 и 140 вывода, чтобы сформировать выходной сигнал, связанный с данными, предоставляемыми посредством числовой шины 142.

Поскольку только одна числовая шина из набора числовых шин 116 и 118 является активной в любом данном такте, запитывание формирователей 108 и 110 числовой шины отключается, за исключением запитывания конкретного формирователя 144 числовой шины, который ассоциативно связан с числовой шиной 142, к которой требуется выполнить обращение. Эта функция управления питанием может быть выполнена при обычном режиме работы на аппаратном уровне, без перехода в специальные режимы энергосбережения процессора.

Следует понимать, что фиг.1 предоставляется только в иллюстративных целях и не предназначена для того, чтобы быть ограничивающей. Более того, хотя структура памяти указана как архитектура кэша, варианты осуществления настоящего изобретения применимы к другим структурам памяти, в том числе статическому оперативному запоминающему устройству (SRAM), динамическому RAM и т.п. Дополнительно, хотя набор формирователей 108 и 110 числовых шин показан как отдельные блоки, подключенные к одному банку памяти, каждый формирователь числовой шины из формирователей 108 и 110 числовой шины может быть подключен к паре банков памяти, и менеджер 102 питания может быть выполнен с возможностью выборочной активации выбранного отдельного формирователя числовой шины, чтобы запитывать электроэнергией одну числовую шину одного из банков памяти в любое данное время.

Фиг.2 - это логическая схема, иллюстрирующая конкретный вариант осуществления логики 200 числовой шины на уровне логических элементов, включающей в себя верхний ключ 202 и нижний ключ 204, реагирующие на менеджер питания, такой как менеджер питания 102 на фиг.1. Дополнительно, логика 200 числовой шины включает в себя блок 144 формирователей числовых шин, логические элементы 206 и 208 И и конденсаторы 210 и 212. Логический элемент 206 И включает в себя синхронизирующий вход 214, вход 216 активации левой линии и выход 218. Логический элемент 208 И включает в себя синхронизирующий вход 214, вход 220 активации правой линии и выход 222. Блок 144 формирователей числовых шин включает в себя вход 246 левой числовой шины, подключенный к выходу 218 логического элемента 206 И, вход 249 правой числовой шины, подключенный к выходу 222 логического элемента 208 И, и пару входов 228, подключенных к детектору так, чтобы принимать предварительно декодированные данные.

Блок 144 формирователей числовых шин включает в себя логический элемент 230 И, логические элементы 232 и 234 И-НЕ и инверторы 236 и 238. Логический элемент 230 И включает в себя пару входов 240, подключенные к паре входов 228, и выход 242. Логический элемент 232 И-НЕ включает в себя вход 244, подключенный к выходу 218 логического элемента 206 И через узел 246, вход 247, подключенный к выходу 242 логического элемента 230 И, силовой вход 248 и выход 250. Логический элемент 234 И-НЕ включает в себя вход 252, подключенный к выходу 242 логического элемента 230 И, вход 254, подключенный к выходу 222 логического элемента 208 И через узел 249, силовой вход 250 и выход. 258. Инвертор 236 включает в себя вход 260, подключенный к выходу 250 логического элемента 232 И-НЕ, силовой вход 262 и выход 264, подключенный к числовой шине левого банка памяти. Инвертор 238 включает в себя вход 266, подключенный к выходу 258 логического элемента 234 И-НЕ, силовой вход 268 и выход 270, подключенный к числовой шине правого банка памяти. Следует понимать, что термины "левый" и "правый" используются только в пояснительных целях, и блок формирователей числовых шин может быть выполнен с возможностью обращаться к любой числовой шине.

Верхний ключ 202 включает в себя p-канальный транзистор 272 и p-канальный транзистор 274. P-канальные транзисторы 272 и 274 могут быть транзисторами с высоким порогом напряжения (VT). P-канальный транзистор 272 включает в себя первый вывод 275, подключенный к выводу напряжения питания (Vdd), управляющий вывод 276 и второй вывод 277, подключенный к силовому входу 262 инвертора 236 через виртуальный питающий узел 278. P-канальный транзистор 274 включает в себя первый вывод 279, подключенный к выводу напряжения питания (Vdd), управляющий вывод 280 и второй вывод 281, подключенный к силовому входу 268 инвертора 238 через виртуальный питающий узел 282. Нижний ключ 204 включает в себя n-канальный транзистор 284 и n-канальный транзистор 286. N-канальные транзисторы 284 и 286 могут быть транзисторами с высоким порогом напряжения (VT). N-канальный транзистор 284 включает в себя первый вывод 287, подключенный к силовому входу 248 логического элемента 232 И-НЕ через узел 288 виртуальной земли, управляющий вывод 289, подключенный к входу 216 активации левой линии, и второй вывод 290, подключенный к выводу напряжения питания (Vss). N-канальный транзистор 286 включает в себя первый вывод 292, подключенный к силовому входу 250 логического элемента 234 И-НЕ через узел 293 виртуальной земли, управляющий вывод 294, подключенный к входу 220 активации правой линии, и второй вывод 295, подключенный к выводу напряжения питания (Vss). Конденсатор 210 включает в себя первый вывод 296, подключенный к выводу напряжения питания (Vss), и второй вывод 297, подключенный ко второму выводу 281 p-канального транзистора 274. Конденсатор 212 включает в себя первый вывод 298, подключенный к выводу напряжения питания (Vss), и второй вывод 299, подключенный к выходу 270 инвертора 238.

При работе менеджер питания (такой как менеджер 102 питания на фиг.1) выдает сигнал активации линии, такой как сигнал активации левой линии посредством входа 216 активации левой линии или сигнал активации правой линии посредством входа 218 активации правой линии. Если сигнал активации линии - это, например, сигнал активации левой линии, n-канальный транзистор 284 принимает сигнал активации левой линии от входа 216 активации левой линии посредством управляющего вывода 289, который активирует n-канальный транзистор 284, чтобы выдавать ток, чтобы снабжать электроэнергией логический элемент 232 И-НЕ. Инверсия сигнала 216 активации левой линии выдается в управляющий вывод 276 p-канального транзистора 272, тем самым разрешая протекание тока через транзистор 272 в инвертор 236. Логический элемент 206 И выполняет логическую операцию И для сигнала активации левой линии и синхронизирующего сигнала из входа 216 активации левой линии и синхронизирующего входа 214, соответственно. Предварительно кодированные данные передаются в логический элемент 230 И посредством входов 228. Предварительно кодированные данные и сигнал активации левой линии предоставляются в логический элемент 232 И-НЕ, чтобы запитывать левую числовую шину посредством инвертора 236.

В общем, конденсаторы, такие как конденсатор 210, могут быть подключены ко второму выводу 281 p-канального транзистора 274, чтобы стабилизировать входное напряжение питания на инверторе 238 посредством силового входа 268, когда p-канальный транзистор 274 активирован. Аналогично, конденсатор (не показан) может быть добавлен ко второму выводу 277 p-канального транзистора 272, чтобы стабилизировать напряжение питания на инверторе 236 посредством силового входа 262, когда p-канальный транзистор 272 активирован. Дополнительно, конденсатор, такой как конденсатор 212, может быть предусмотрен на выходе 270 инвертора 238 (или на выходе 264 инвертора 236), чтобы стабилизировать выходное напряжение, чтобы запитывать числовую шину памяти.

В общем, каждая числовая шина банка памяти может включать в себя логику 200 числовой шины. Когда к матрице памяти банка памяти не осуществляется обращение, снабжение электроэнергией всех числовых шин отключено. При операции обращения на считывание или запись банк памяти выбирается посредством декодирования индексных битов, которые являются частью адресных битов запроса, ассоциативно связанного с операцией обращения. На основе запроса к памяти одна из числовых шин подтверждается.

Верхний ключ 202 и нижний ключ 204 включают в себя транзисторы с высоким порогом напряжения, чтобы уменьшить утечку тока. В общем, управляющие сигналы, активация левой линии (lft_en) и активация правой линии (lrt_en) являются текущими сигналами, используемыми для выбора под-банков. Поскольку только одна числовая шина активируется на банк, величина активного тока на питающих выводах Vdd и Vss, чтобы приводить в действие формирователь 200 числовой шины, небольшая.

Дополнительно, виртуальная земля и питающие узлы имеют относительно высокую емкость в сравнении с числовой шиной. Следовательно, величина заряда, требуемого верхним/нижним ключами 202 и 204 в ходе короткого периода переключения числовой шины, небольшая. Это ограничивает снижение скорости благодаря соответствующему последовательному транзистору, поскольку заряд исходит из локальной виртуальной земли или питающей емкости.

Благодаря высокому отношению диффузионной к вентильной емкости в передовых процессах, виртуальные питающие узлы (Vdd и Vss) (узлы между верхними ключами и p-канальным транзистором числовой шины) являются диффузионной емкостью всех p-канальных транзисторов формирователя числовой шины. Диффузионная емкость p-канальных транзисторов формирователя числовой шины следующая:

Уравнение 1

Подставляя C _diff = 0,8 фФ/мкм, локальная емкость составляет примерно 512 фФ. Локальная емкость значительно больше емкости числовой шины в 62 фФ, описанной выше относительно уравнения 1. В ходе переключения числовой шины p-канальный транзистор инвертора включается, и отношение 8 к 1 емкости позволяет распределить заряд в C _local посредством совместного использования зарядов. Это имеет преимущество уменьшения влияния на скорость числовой шины задержки числовой шины, тем самым, давая возможность использовать небольшие верхние ключи 202 и нижние ключи 204.

Посредством использования транзисторов с высоким VT в верхнем ключе 202 и нижнем ключе 204 на последней стадии логики числовой шины ток утечки ограничивается. Следовательно, другие логические устройства, в том числе логические элементы 232, 234 И-НЕ и инверторы 236 и 238, могут использовать транзисторы с низким VT, чтобы корректировать потерю скорости. Моделирования показали, что в типичном процессе 65 нм логика числовой шины на фиг.2 может быть реализована без введения значительных дополнительных вентильных задержек. Тем не менее, транзисторы с высоким VT верхнего ключа 202 и нижнего ключа 204 значительно снижают ток утечки, примерно в 20 раз, в сравнении с током утечки традиционных схем формирователей числовых шин.

Фиг.3 - это расширенное представление узла 300 логической схемы на фиг.2. Узел 300 включает в себя p-канальный транзистор 274, инвертор 238 и логический элемент 234 И-НЕ. P-канальный транзистор 274 имеет первый вывод 279, подключенный к выводу напряжения источника питания (Vdd), управляющий вывод 280, чтобы принимать сигнал активации правой числовой шины, и второй вывод 281. Инвертор 238 включает в себя транзистор 302 с низким VT и транзистор 304 с низким VT. Транзистор 302 с низким VT включает в себя первый вывод 306, подключенный ко второму выводу 281 транзистора 274 с высоким VT, управляющий вывод 308 и второй вывод 310. Логический элемент 234 И-НЕ включает в себя первый вход 244, второй вход 247 и выход 258, подключенный к управляющему выводу 308 транзистора 302. Транзистор 304 с низким VT включает в себя первый вывод 312, подключенный ко второму выводу 310 транзистора 302 с низким VT, управляющий вывод 314, подключенный к выходу 258 логического элемента 234 И-НЕ, и второй вывод 316, подключенный к выводу напряжения питания (Vss).

При работе ток, как правило, утекает через транзисторы с низким VT, указанные посредством стрелки 318. Тем не менее, p-канальный транзистор 274 сдерживает электрический ток, когда питание отключено. Поскольку менеджер питания отключает запитывания формирователя числовой шины посредством транзистора 274, к примеру, общее энергопотребление снижается за счет снижения утечки тока через неактивные транзисторы.

В общем, каждый раз когда конкретный формирователь числовой шины из набора формирователей 108 или 110 числовых шин принимает питание, ток может утекать через формирователь числовой шины вследствие низкого порога напряжения транзисторов в формирователе. Понятие порогового напряжения означает пороговый уровень напряжения включения, при котором транзистор переходит из неактивного состояния в активное состояние. В частности, электрический ток через транзистор возрастает с уровня тока в рабочей точке (измеряемого в наноамперах) до уровня активного тока, который может быть гораздо более высокого уровня. Следовательно, упрощенное уравнение подпорогового тока может читаться следующим образом:

где переменная I _ds0 представляет ток утечки при пороге напряжения следующим образом:

где µ - это действительная подвижность носителей, - это соотношение ширины к длине устройства, - это зависимая от процесса константа, и - это тепловое напряжение (примерно 26 мВ при 300° по Кельвину).

В общем, верхний ключ 202 и нижний ключ 204 могут использовать транзисторы с высоким порогом напряжения (VT). Транзистор с высоким VT относится к устройству, которое имеет высокий порог затвора, так чтобы транзистор представлял высокий импеданс по отношению к источнику напряжения. В транзисторах ток утечки возрастает экспоненциально с понижением порогового напряжения (V _t). Дополнительно, ток утечки масштабируется линейно шириной транзистора (W) и обратно длиной канала (L). Посредством выборочного запитывания отдельных числовых шин в течение короткого периода времени, когда выполняется обращение к числовой шине, ток утечки значительно снижается.

Например, конкретным вариантом осуществления памяти может быть однопортовое 32 килобайтное (КБ) статическое оперативное запоминающее устройство (SRAM). SRAM может быть разделено на 16 банков, и каждый банк может быть разделен на два вложенных под-банка, с помощью логики числовой шины, такой как показанная на фиг.3. Логика 200 числовой шины совместно использует предварительно декодированные данные и отличается от традиционной логики на последней стадии. С учетом емкости (C _nfet) затвора одного n-канального транзистора в SRAM следует понимать, что устройства обращения для каждой ячейки памяти добавляют емкостную нагрузку в C _nfet*2 к числовой шине. Проводная емкость на ячейку примерно равна емкости одного транзистора, на основе оценки для широких ячеек 6T SRAM, сконструированных так, чтобы быть меньше 90 нм, и где соотношение сторон ячейки близко к двум, при этом направление разрядной шины является более короткой стороной. Соответственно, каждая ячейка вносит вклад в общую емкость 3C _nfet числовой шины.

В общем, логика числовой шины может иметь такой размер, чтобы уменьшать задержки, с помощью теории логических усилий, которая предполагает, что для уменьшенной задержки для любого данного пути устройства должны иметь такой размер, чтобы каждая стадия видела усилие стадии в 4. Для блока памяти с 2ⁿ числовых шин и 2^m разрядных шин конечный инвертор в логике числовой шины, такой как инвертор 236, должен иметь следующую входную емкость:

В одном варианте осуществления для n=6 и m=7 каждый вложенный под-банк SRAM составляет примерно 1 КБ, а входная емкость числовой шины составляет примерно 62 фФ. Для этой реализации общая ширина инвертора числовой шины может быть вычислена с помощью уравнения 4, так чтобы равняться 96C _nfet. Пропускной элемент имеет меньший размер с длинным каналом для повышенной стабильности считывания, и C _nfet составляет примерно 0,15 фемтофарад (фФ). Входная емкость в инверторе, который фактически приводит в действие числовую шину (к примеру, инверторе 236 для левой числовой шины), равна 96•0,15 фФ≈0,15 фФ. Емкость затвора в технологиях 65 нм имеет порядок примерно 1 фФ/мкм, так что общий размер формирователя 200 числовой шины может составлять примерно 15 мкм. При условии, что дырки имеют примерно половину мобильности электронов, и при условии, что требуется равное время нарастания и время спада, верхний ключ может быть сконструирован с помощью p-канального транзистора, имеющего ширину 10 мкм и ширину примерно 5 мкм, как например, p-канальный транзистор 304 на фиг.3.

Используя характерное устройство с транзисторами с низким, обычным и высоким порогом напряжения, утечка на мкм длительности стробирующего импульса для p-канального транзистора может упоминаться как L nА/мкм, где значение L зависит от технологического процесса и от точек обработки, напряжения и температуры. Ячейка с транзисторами 6-T может быть сконструирована так, чтобы устройства в ячейке были устройствами минимальной ширины для данного технологического процесса. Устройства могут иметь большую длину канала и более высокий пороговый имплантат, что делает утечку очень небольшой. Утечка может упоминаться как L pA/на ячейку. Для банка в 2 КБ общий ток утечки всех формирователей числовых шин и ячеек матрицы должен быть следующим:

В общем, утечка формирователей числовых шин для различных значений L представлена в таблице 1.

Таблица 1
Размер Pfet числовой шины (мкм)	Число формирователей числовых шин на банк памяти	Общая ширина Pfet	Утечка на мкм (нА/мкм)	Общая утечка (мкА) на банк	Общая утечка числовой шины для 32 КБ, мкА	Мощность при источнике в 1,2 В (мкВт)
10	128	1280	0,3	0,384	6,144	7,3728
10	128	1280	3	3,84	61,44	73,728
10	128	1280	30	38,4	614,4	737,28

Таблица 2 иллюстрирует утечку матрицы SRAM для различных значений L.

Таблица 2
Число SRAM-ячеек по 2 КБ	Утечка на SRAM-ячейку pA	Общая утечка SRAM-ячейки для 32 КБ (мкА)	Общая утечка SRAM-ячейки для 32 КБ (мкА)	Мощность при источнике в 1,2 В (мкВт)
16384	20	0,32768	5,24288	6,291456
16384	200	3,2768	52,4288	62,91456
16384	500	8,192	131,072	157,2864

Таблицы 1 и 2 иллюстрируют ток утечки формирователя числовой шины в матрицу, а значения L и L_s соответствуют трем рабочим точкам по мощности, напряжению и температуре. Мощность утечки вычисляется при условии источника питания в 1,2 В, который является стандартным для процессов в 65 нм. В каждом случае ток утечки логики числовой шины больше тока утечки для всех ячеек 6-T в матрице памяти.

Это уменьшение может учитываться, поскольку транзисторы с высоким VT уменьшают утечку экспоненциально, как продемонстрировано посредством уравнения 2 выше. Ток утечки ограничен шириной верхнего ключа 202. Более того, наличие многоярусных транзисторов также снижает утечку.

В общем, мощность утечки, сэкономленная из конечного инвертора, может быть определена посредством вычисления общей ширины верхн