Устройство для умножения чисел
Иллюстрации
Реферат
242499
О П И С А Н И Е
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
6098 Соаатоиин
Социалиатичаеиии
Раопублин
Зависимое от авт. свидетельства №
Заявлено 04.1.1968 (№ 1207049/18-24) Кл. 42m>, 7/54 с присоединением заявки №
МПК G 063
УДК 681.325.574 (088.8) Приоритет .—
Опубликовано 25.IV.1969. Бюллетень № 15
Дата опубликования описания 23.IX.1969
Комитет по делам иаобретейий н открытий при Совете Министров
СССР
Автор изобретения
И. B. Калинин
" вт 3AAk
Заявитель
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ
Предлагаемое устройство относится к области вычислительной техники и может быть использовано в цифровых вычислительных машинах.
Известно устройство умножения чисел в
ЦВМ со сдвигом частных произведений вправо, анализом множителя, начиная с младших разрядов, и сохранением младшей части произведения в регистре множителя.
Однако наряду с минимальным количеством оборудования, необходимого для осуществления умножения, в таком устройстве младшая часть произведения получается неточной и выходит за пределы разрядной сетки сумматора, если абсолютные значения разрядов множителя, начиная с младших, равны нулю, а само произведение имеет отрицательный знак.
Предлагаемое устройство отличается тем, что, с целью повышения его точности, в его устройство управления введена логическая схема, входы которой соединены с выходами знаковых разрядов регистра множимого и регистра множителя и с младшим разрядом регистра множителя, а выходы соединены с шинами прямой и инверсной передачи регистра множимого в сумматор.
На чертеже представлена блок-схема предлагаемого устройства (АУ), выполняющего точное умножение двух чисел.
АУ содержит следующие элементы в цепи: регистр 1 для хранения множимого; ключи 2 для прямой передачи множимого в сумматор
3; ключи 4 для инверсной передачи множимо5 ro в сумматор; шины 5 для передачи частного произведения из сумматора в регистр б результата; шины 7, служащие для передачи частного произведения на вход сумматора 3; сдвигающий регистр 8 для хранения и сдвига
10 множителя; шину 9, служащую для передачи содержимого сдвинутого разряда регистра б в старший разряд мантиссы регистра множителя; шину 10 для передачи значения знакового разряда множителя на логическую схему, вырабатывающую сигналы прямой и инверсной передачи множимого в сумматор 8; шину
ll для передачи значения младшего разряда множителя на логическую схему; шину.12 для передачи значения знакового разряда множи20 мого на логическую схему; логическую схему
13, вырабатывающую сигналы прямой или (и) инверсной передачи множимого в сумматор 8; шину 14, служащую для связи выхода логичесской схемы 18 анализа сомножителей со вхо25 дом схемы 15 формирования сигнала инверсной передачи множимого в сумматор; шину
lб, служащую для связи выхода логической схемы 13 со входом схемы 17 формирования сигнала прямой передачи множимого в сумма30 тор 3; шину 18, по которой поступает строби242499 рующий сигнал, разрешающий передачу мно-. жимого в сумматор; шину 19 для подачи управляющего сигнала прямой передачи множимого в сумматор; шину 20 для подачи управляющего сигнала инверсной передачи множимого в сумматор.
Перечисленные операции выполняются при работе устройства следующим образом.
Множимое хранится на регистре 1. Множитель хранится в сдвигающем регистре 8. В 10 сдвигающем регистре б хранится частное произведение. В каждом цикле умножения производится либо прямая и (или) инверсная передача множимого на вход сумматора, либо множимое не передается. На второй вход сум- 15 матора по шине 7 поступает частное произведение, хранимое в регистре б и полученное в предыдущих циклах умножения. Сформированная сумма по шинам 5 передается из сумматора в регистр б, где затем сдвигается на один 2о разряд вправо.
Выпадающий за пределы разрядной сетки регистра б разряд частного произведения по шине 9 поступает в старший разряд регистра множителя. Этот разряд до этого был освобожден при сдвиге информации в регистре 8 на один разряд вправо, выполняемом одновременно с суммированием множимого и частного произведения в сумматоре. Логическая схема 18 вырабатывает управляющие сигналы, поступающие на выходы схем формирования прямой или инверсной передачи множимого в сумматор. Сигналы, управляющие этой передачей, поступают в ЛУ по шинам 19 и 20, разрешая передачу прямого или инверсного кода множимого через ключи 2 и 4 на вход сумматора.
Логическая схема реализует логические функции F„, и F„, являющиеся признаками для начала формирования соответственно 4О сигналов прямой и инверсной передачи множимого в сумматор:
F..=Â,„Ë,B;V ((B.;В )(,(Взн+-А,„ф
F„„=BçH ЛВсМ ((Bçí B )Ë(Bçн+Açí)j 45 где А,„— значение знакового разряда множимого;
Взн — значение знакового разряда множителя;
В, — значение анализируемого разряда множителя, соответствующего
i-му шагу выполнения операции умножения.
Таблица истинностей дополняет логические формулы для функций Р„, и F „„
А „В,„F„, 0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0 нк
0
1
0
Очевидно, что дополнительный член (B,„В,) /, (В,н+ А,н) в формулах для F„ и Р„„и играет корректирующую роль при выполнении умножения, поскольку при осуществлении обычного умножения чисел в обратных кодах функции Р„к и F„, выглядят в следующем виде:
Fm =ВзнЛВ
F..=B,.RB;;
В случае равенства F„„=F„, =1 выполняется одновременная передача прямого и инверсного кода множителя на вход сумматора, т. е. подается машинный (отрицательный) нуль.
При этом, если первые частные произведения становятся равными уже не положительному, а отрицательному нулю, при сдвиге частного произведения вправо сдвигаемый в регистр 8 разряд регистра б будет иметь (в случае неравнозначных сомножителей) единичное значение в соответствии с точным значением полноразрядного произведения.
242499
В качестве примера вычислим полноразрядное произведение на примере: множимое 0,10» частное произведение информация в регист(информация в реги- ре 8 множителя. множитель 1,0»1 стре б) 0,0000
1,0»1 анализируемый разряд
Исходное состояние
0,00000
+1,»» сдвиг 1,0011
1 шаг (прямая и инверсная передача множимого) 1,»»! 1
1,10»
1,»» 1 сдвиг
1,»»
+1,»» сдвиг 1,0101
II шаг
1,»» сдвиг
1,1101
1,»» 1
1,»»
+ 1,»» сдвиг 1,0110
III шаг
1,»»
1,»» 1 сдвиг!
1, »10
IV шаг
1,»»
+ 1,0100 сдвиг 1,0»1 (инверсная передача множимого) 1,0100
1,1010 0! 1
1,01» сдвиг
Предмет изобретения
Таким образом, получено точное полноразрядное произведение 1,1010.0» 1.
Применение этого способа умножения чисел, представленных в обратном коде, позволяет повысить точность формирования произведения со значения, равного 2 — "+ >, при общепринятом выполнении этой арифметической операции до значения, равного 2 — ".
Особенностями предлагаемого устройства следует считать передачу на вход сумматора отрицательного нуля при нулевом значении абсолютной величины анализируемого разряда множителя и получение отрицательного знака произведения. В результате введения упомянутой операции в процесс умножения чисел в обратном коде получают следующие положительные эффекты: — значительно повышается точность вычисления произведений; — однотипность при выполнении операций умножения; — потребность в малом дополнительном оборудовании для реализации способа.
Устройство для умножения чисел, представленных обратным кодом, содержащее парал10 лельный сумматор, регистры множимого, множителя и частного произведения и схему управления, отличающееся тем, что, с целью повышения точности, в нем в устройство управления введена логическая схема, входы кото15 рой соединены с выходами знаковых разрядов регистра множимого и регистра множителя и с младшим разрядом регистра множителя, а выходы соединены с шинами прямой и инверсной передачи регистра множимого в сумматор.
242499
I
l ! з I
Составитель М, Аршавский
Редактор Б. С. Нанкина Техред Л. К. Малова Корректоры: Л. И. Голованова и Л. И. Соболькова
Заказ 2281)14 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Центр, пр. Серова, д. 4
Типография, пр. Сапунова, 2