Корреляционный приемник шумоподобных сигналов

Корреляционный приемник шумоподобных сигналов

Иллюстрации

Показать все

Реферат

Изобретение относится к области радиотехники и может использоваться в широкополосных системах радиосвязи и радионавигации с шумоподобными сигналами с минимальной частотной манипуляцией и дополнительной ВОС-модуляцией (Binary Offset Carrier).

Известно устройство для приема шумоподобных сигналов, содержащее блок линейной части, согласованный фильтр, сумматор, линию задержки, детектор, ключ, опорный генератор, решающее устройство, синхронизатор и схему выделения [патент RU 2385542 C2, МПК H04L 27/14, 2006.01]. Недостатком устройства является низкая точность синхронизации.

Известно устройство для корреляционного приема сложных фазоманипулированных сигналов, содержащее первый и второй перемножители, сигнальные входы которых объединены, а выходы подключены к блоку некогерентной обработки ортогональных сигналов и сумматору, к выходу которого подключены последовательно соединенные полосовой фильтр, третий перемножитель и блок слежения за задержкой, выход которого подключен к синхронизирующему входу блока некогерентной обработки ортогональных сигналов [авт. св. SU 1046943 A, МПК H04B 1/10, 07.10.83].

Однако известное устройство обладает невысокой помехоустойчивостью.

Наиболее близким техническим решением к предлагаемому является корреляционный приемник шумоподобных сигналов с минимальной частотной манипуляцией, содержащий блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, третий, четвертый, пятый и шестой перемножители, вычитатель и сумматор, первый и второй интеграторы, входы которых подключены к выходам сумматора и вычитателя соответственно, решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы третьего и четвертого, пятого и шестого перемножителей объединены соответственно через вычитатель и сумматор, блок кодовой синхронизации, включающий временнóй дискриминатор, к выходу которого подключены последовательно соединенные второй петлевой фильтр и управляемый фазовращатель, другой вход которого подключен к выходу делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а также генератор кода, дешифратор, подключенный к дополнительным выходам генератора кода, синтезатор опорных квадратурных сигналов, подключенный по входу к прямому выходу генератора кода, инверсный выход которого соединен с опорным входом временного дискриминатора, включающего последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, а опорный вход является опорным входом временного дискриминатора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, девятый перемножитель, опорный вход которого подключен к выходу решающего блока, при этом выходы синтезатора опорных квадратурных сигналов соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, а выход решающего блока является выходом корреляционного приемника [патент RU 2374776 C2, МПК H04L 27/14, 2006.01].

Недостаток известного устройства - невысокая точность кодовой синхронизации, обусловленная аномальными ошибками вследствие периодичности характеристики дискриминатора системы слежения за задержкой шумоподобного сигнала с минимальной частотной манипуляцией и дополнительной ВОС-модуляцией.

Предлагаемое изобретение призвано решить задачу повышения точности кодовой синхронизации корреляционного приемника шумоподобного сигнала.

Поставленная задача решается тем, что в корреляционном приемнике шумоподобных сигналов, содержащем блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, третий, четвертый, пятый и шестой перемножители, первый вычитатель и сумматор, первый и второй интеграторы, входы которых подключены к выходам сумматора и первого вычитателя соответственно, решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы третьего и четвертого, пятого и шестого перемножителей объединены соответственно через первый вычитатель и сумматор, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор и девятый перемножитель, опорный вход которого подключен к выходу решающего блока, а к выходу которого подключен второй петлевой фильтр, последовательно соединенные управляемый фазовращатель, генератор кода и синтезатор квадратурных сигналов, а также дешифратор, входы которого подключены к дополнительным выходам генератора кода, а к выходам которого подключены синхронизирующие входы первого, второго и третьего интеграторов, согласно изобретению в блок кодовой синхронизации введены управляемый тактовый генератор, вход которого соединен с выходом второго петлевого фильтра, а выход которого подключен к сигнальному входу управляемого фазовращателя, формирователь опорных сигналов, содержащий последовательно соединенные первый знаковый элемент, вход которого подключен к первому выходу синтезатора квадратурных сигналов, первый, второй и третий элементы задержки, последовательно соединенные второй знаковый элемент, вход которого подключен к второму выходу синтезатора квадратурных сигналов, четвертый и пятый элементы задержки, синтезатор частот, вход которого подключен к выходу управляемого тактового генератора, десятый, одиннадцатый, двенадцатый перемножители, сигнальные входы которых подключены соответственно к выходам первого, второго и третьего элементов задержки, а опорные входы которых соединены с первым выходом синтезатора частот, тринадцатый, четырнадцатый и пятнадцатый перемножители, сигнальные входы которых подключены соответственно к выходам второго знакового элемента, четвертого и пятого элементов задержки, а опорные входы которых соединены со вторым выходом синтезатора частот, третий и четвертый знаковые элементы, входы которых соединены соответственно с объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей блока фазовой синхронизации и подключены соответственно к выходам одиннадцатого и четырнадцатого перемножителей, а выходы которых соединены со входами шестнадцатого перемножителя, к выходу которого подключен семнадцатый перемножитель, другой вход которого подключен к второму выходу синтезатора частот через пятый знаковый элемент, а выход которого соединен с опорным входом восьмого перемножителя временного дискриминатора, блок устранения неоднозначности, содержащий восемнадцатый, девятнадцатый, двадцатый, двадцать первый перемножители, последовательно соединенные второй вычитатель, четвертый интегратор, четвертый вычитатель и первый фильтр нижних частот, последовательно соединенные третий вычитатель, пятый интегратор, пятый вычитатель и второй фильтр нижних частот, а также командный блок, входы которого соединены с выходами первого и второго фильтров нижних частот, а выход которого подключен к управляющему входу управляемого фазовращателя, при этом сигнальные входы восемнадцатого и двадцатого, девятнадцатого и двадцать первого перемножителей попарно объединены и подключены соответственно к выходам первого и второго перемножителей блока фазовой синхронизации, опорные входы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей подключены соответственно к выходам десятого и тринадцатого, двенадцатого и пятнадцатого перемножителей формирователя опорных сигналов, а выходы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей объединены соответственно через второй и третий вычитатели, синхронизирующие входы четвертого и пятого интеграторов подключены к выходу дешифратора, другие входы четвертого и пятого вычитателей соединены с выходом первого интегратора блока фазовой синхронизации.

Введение перечисленных узлов с описанными связями позволяет по сравнению с прототипом повысить точность кодовой синхронизации корреляционного приемника шумоподобных сигналов с минимальной частотной манипуляцией и дополнительной BOC-модуляцией.

На фиг.1 приведена функциональная схема заявляемого устройства. На фиг.2 приведены функциональные схемы формирователя опорных сигналов и блока устранения неоднозначности.

Корреляционный приемник шумоподобных сигналов содержит блок 1 фазовой синхронизации и блок 2 кодовой синхронизации. Блок 1 фазовой синхронизации содержит фазовый дискриминатор 3, включающий первый 4₁ и второй 4₂ перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, а опорные входы подключены соответственно к квадратурным выходам подстраиваемого генератора 5 несущей частоты. Фазовый дискриминатор 3 содержит также третий 4₃, четвертый 4₄, пятый 4₅, шестой 4₆ и седьмой 4₇ перемножители, первый вычитатель 6₁ и сумматор 7, первый и второй интеграторы 8₁ и 8₂, решающий блок 9. В блок 1 фазовой синхронизации входит первый петлевой фильтр 10₁, вход которого подключен к выходу седьмого перемножителя 47, а выход соединен со входом подстраиваемого генератора 5 несущей частоты. При этом сигнальные входы третьего 4₃ и пятого 4₅, четвертого 4₄ и шестого 4₆ перемножителей попарно объединены и подключены соответственно к выходам первого 4₁ и второго 4₂ перемножителей. Выходы третьего 4₃ и четвертого 4₄, пятого 4₅ и шестого 4₆ перемножителей объединены соответственно через вычитатель 6₁ и сумматор 7, к выходам которых подключены соответственно первый и второй интеграторы 8₁ и 8₂. Сигнальный вход седьмого перемножителя 4₇ подключен к выходу второго интегратора 8₂, опорный вход перемножителя 4₇ подключен к выходу решающего блока 9, входом соединенного с выходом первого интегратора 8₁, при этом выход решающего блока 9 является и выходом корреляционного приемника.

Блок 2 кодовой синхронизации содержит последовательно соединенные временнóй дискриминатор 11, второй петлевой фильтр 102, управляемый тактовый генератор 12, управляемый фазовращатель 13, генератор 14 кода, синтезатор 15 квадратурных сигналов, а также дешифратор 16, формирователь 17 опорных сигналов и блок 18 устранения неоднозначности. Временной дискриминатор 11 включает последовательно соединенные восьмой перемножитель 4₈, сигнальный вход которого соединен с выходом сумматора 7, третий интегратор 8₃ и девятый перемножитель 4₉. Синхронизирующий вход интегратора 8₃ соединен с синхронизирующими входами интеграторов 8₁ и 8₂ и подключен к выходу дешифратора 16 и к одному из входов блока 18 устранения неоднозначности. Дешифратор 16 подключен к дополнительным выходам генератора 14 кода. Опорный вход перемножителя 4₉ соединен с опорным входом перемножителя 4₇ и подключен к выходу решающего блока 9, а выход перемножителя 4₉ соединен со входом петлевого фильтра 10₂. Управляющий вход управляемого фазовращателя 13 подключен к выходу блока 18 устранения неоднозначности.

Формирователь 17 опорных сигналов (фиг.2) содержит последовательно соединенные первый знаковый элемент 19₁, первый 20₁, второй 20₂ и третий 20₃ элементы задержки, последовательно соединенные второй знаковый элемент 19₂, четвертый 20₄ и пятый 20₅ элементы задержки, а также перемножители 4₁₀, 4₁₁, 4₁₂, 4₁₃, 4₁₄, 4₁₅ и синтезатор 21 частот. Входы знаковых элементов 19₁ и 19₂ подключены соответственно к выходам синтезатора 15 квадратурных сигналов. Сигнальные входы перемножителей 4₁₀, 4₁₁, 4₁₂ подключены соответственно к выходам первого 20₁, второго 20₂ и третьего 20₃ элементов задержки, а опорные входы перемножителей 4₁₀, 4₁₁, 4₁₂ соединены с первым выходом синтезатора 21 частот. Сигнальные входы перемножителей 4₁₃, 4₁₄, 4₁₅ подключены соответственно к выходам второго знакового элемента 19₂, четвертого 20₄ и пятого 20₅ элементов задержки, а опорные входы перемножителей 4₁₃, 4₁₄, 4₁₅ соединены со вторым выходом синтезатора 21 частот, вход которого подключен к выходу управляемого тактового генератора 12. Выходы перемножителей 4₁₁ и 4₁₂ соединены соответственно с объединенными опорными входами перемножителей 4₃ и 4₆, 4₄ и 4₅ блока 1 фазовой синхронизации.

Формирователь 17 опорных сигналов содержит также третий 19₃, четвертый 19₄ и пятый 19₅ знаковые элементы. Входы знаковых элементов 19₃ и 19₄ подключены к выходам перемножителей 4₁₁ и 4₁₄ соответственно, а выходы соединены с входами перемножителя 4₁₆, к выходу которого подключен перемножитель 4₁₇, выход которого подключен к опорному входу перемножителя 4₈ временного дискриминатора 11. Вход знакового элемента 19₅ соединен со вторым выходом синтезатора 21 частот, а выход соединен с другим входом перемножителя 4₁₇.

Блок 18 устранения неоднозначности (фиг.2) содержит два канала, каждый из которых включает соответственно перемножители 4₁₈, 4₁₉ и 4₂₀, 4₂₁, вычитатели 6₂, 6₄ и 6₃, 6₅, интеграторы 8₄ и 8₅ и фильтры 2₂₁ и 2₂₂ нижних частот, а также командный блок 23. Сигнальные входы перемножителей 4₁₈ и 4₂₀, 4₁₉ и 4₂₁ попарно объединены и подключены соответственно к выходам перемножителей 4₁ и 4₂ блока 1 фазовой синхронизации, а опорные входы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ подключены соответственно к выходам перемножителей 4₁₀ и 4₁₃, 4₁₂ и 4₁₅ формирователя 17 опорных сигналов.

Выходы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ объединены через вычитатели 6₂ и 6₃ соответственно, к выходам которых подключены интеграторы 8₄ и 8₅, синхронизирующие входы которых подключены к выходу дешифратора 16, а выходы которых соединены с входами вычитателей 6₄ и 6₅ соответственно, другими входами соединенных с выходом интегратора 8₁ блока 1 фазовой синхронизации. К выходам вычитателей 6₄ и 6₅ подключены входы фильтров 22₁ и 22₂ нижних частот соответственно, выходы которых соединены со входами командного блока 23, выход которого является выходом блока 18 устранения неоднозначности и соединен с управляющим входом управляемого фазовращателя 13.

Корреляционный приемник шумоподобных сигналов (ШПС) работает следующим образом. Входной шумоподобный сигнал поступает на перемножители 4₁ и 4₂, где перемножается с опорными квадратурными сигналами соответственно cos(ω₀t) и sin(ω₀t) частоты ω₀, равной средней частоте ШПС. Указанные сигналы вырабатываются подстраиваемым генератором 5 несущей частоты блока 1 фазовой синхронизации. Квадратурные видеочастотные сигналы с выходов перемножителей 4₁ и 4₂ поступают на попарно объединенные сигнальные входы перемножителей 4₃ и 4₅, 4₄ и 4₆ соответственно, где перемножаются с опорными видеочастотными сигналами, вырабатываемыми формирователем 17 опорных сигналов блока 2 кодовой синхронизации. При идеальной кодовой синхронизации опорные квадратурные сигналы I₀(t) и Q₀(t) являются точными копиями квадратурных видеочастотных компонентов принимаемого ШПС.

Результаты перемножения квадратурных составляющих входного и опорных сигналов объединяются в вычитателе 6₁ и сумматоре 7, образуя соответственно «косинусную» и «синусную» квадратурные составляющие, пропорциональные cosφ(t) и sinφ(t), где φ(t) - фазовая ошибка системы синхронизации (составляющие удвоенной частоты ω₀ подавляются при последующей обработке). Интеграторы 8₁ и 8₃ в квадратурных каналах фазового дискриминатора 3 осуществляют интегрирование поступающих на их входы квадратурных составляющих сжатого по спектру сигнала на интервалах, равных периоду Т_п повторения ШПС. Сброс интеграторов 8₁ и 8₂ осуществляется с шагом Т_п синхроимпульсами, вырабатываемыми дешифратором 16 блока 2 кодовой синхронизации.

Результаты z₁ и z₂ интегрирования в квадратурных каналах фазового дискриминатора 3 (не зависящие от времени в установившемся режиме) поступают на выходной перемножитель 4₇, формирующий сигнал ошибки z_д(φ), пропорциональный фазовому рассогласованию принимаемого ШПС и опорных сигналов частоты ω₀. При этом составляющая z₂ поступает на сигнальный вход перемножителя 4₇ непосредственно, а составляющая z₁ поступает на опорный вход перемножителя 4₇ через решающий блок 9, осуществляющий преобразование вида sign(z₁) (знаковая функция), благодаря чему исключается влияние цифровой модуляции ШПС D(t)∈[1, -1] на формирование сигнала ошибки z_д(φ). Выход решающего блока 9 является выходом корреляционного приемника (выход демодулятора цифрового сообщения D(t)).

Выходной сигнал петлевого фильтра 10₁, сглаживающего флуктуации сигнала ошибки z_д(φ), обусловленные действием шума, используется для управления частотой и фазой опорных сигналов, формируемых подстраиваемым генератором 5 несущей частоты.

Блок 2 кодовой синхронизации работает следующим образом. Сигнал с выхода сумматора 7 поступает на вход перемножителя 4₈, где перемножается с опорной кодовой последовательностью d(t), вырабатываемой формирователем 17 опорных сигналов. Выходной сигнал перемножителя 4₈ интегрируется на интервалах, равных периоду Т_п повторения ШПС, в результате чего на выходе интегратора 8₃ образуется сигнал ошибки, поступающий на сигнальный вход перемножителя 4₉. С помощью перемножителя 4₉ исключается влияние цифровой модуляции ШПС на формирование сигнала ошибки, пропорционального временному рассогласованию входного ШПС и опорных квадратурных сигналов I₀(t) и Q₀(t). Достигается это путем подачи на опорный вход перемножителя 4₉ оценки информационного символа с выхода решающего блока 9. Петлевой фильтр 10₂ сглаживает флуктуации сигнала ошибки, формируя управляющий сигнал для управляемого тактового генератора 12, вырабатывающего сигнал тактовой частоты f_T=1/T, поступающий на вход генератора 14 кода через управляемый фазовращатель 13. Формируемая генератором 14 кода кодовая последовательность поступает на вход синтезатора 15 квадратурных сигналов.

Дешифратор 16, подключенный к генератору 14 кода, формирует синхроимпульсы с частотой повторения F_п=1/Т_п для интеграторов 8₁, 8₂ и 8₃ фазового и временного дискриминаторов 3 и 11.

Формирователь 17 опорных сигналов работает следующим образом. На входы знаковых элементов 19₁ и 19₂ поступают видеочастотные сигналы I_4T(t) и Q_4T(t) соответственно с выходов синтезатора 15 квадратурных сигналов. Сигналы I_4T(t) и Q_4T(t) представляют собой действительную и мнимую составляющие комплексной огибающей ШПС с минимальной частотной манипуляцией (МЧМ). Элементы каждого из сигналов имеют вид полуволны косинуса частоты f_T/4, причем каждый k-й элемент сигнала Q_4T(t) запаздывает на Т относительно k-го элемента сигнала I_4T(t). На выходах знаковых элементов 19₁ и 19₂ выделяются кодовые последовательности C(t) и S(t) с элементами длительности 2T, принимающими значения 1 или (-1). Для формирования квадратурных сигналов I(t) и Q(t) с дополнительной BOC-модуляцией необходимо обеспечить временной сдвиг сигнала Q(t) относительно сигнала I(t) на четверть периода Т_м модулирующего колебания, вырабатываемого синтезатором 21 частот. Для этого в канал формирования I-сигнала включен элемент 20₁ задержки на T-T_M/4. Элементы 20₂, 20₃, 20₄ и 20₅ задержки вносят запаздывание на Т_м каждый и служат для формирования синхронной и запаздывающей на Т_м копий каждого из квадратурных сигналов. Для этого сигналы с выходов элементов 20₂ и 20₄ задержки поступают соответственно на перемножители 4₁₁ и 4₁₄, на другие входы которых подаются косинусная и синусная составляющие модулирующего колебания с соответствующих выходов синтезатора 21 частот. На выходах перемножителей 4₁₁ и 4₁₄ формируются квадратурные опорные сигналы I₀(t) и Q₀(t) соответственно, которые подаются на опорные входы перемножителей 4₃ и 4₆ фазового дискриминатора 3 блока 1 фазовой синхронизации. Аналогично формируются опережающие на Т_м и запаздывающие на Т_м копии указанных сигналов: I₊(t) и Q₊(t) - на выходах перемножителей 4₁₀ и 4₁₃, I_-(t) и Q_-(t) - на выходах перемножителей 4₁₂ и 4₁₅ соответственно. Указанные сигналы поступают в блок 18 устранения неоднозначности.

Кроме того, в блоке 17 формируется опорная кодовая последовательность d₀(t) с элементами d_k=±1, синхронная с кодом d(t) принимаемого ШПС. Для этого квадратурные опорные сигналы I₀(t) и Q₀(t) с выходов перемножителей 4₁₁ и 4₁₄ подаются на знаковые элементы 19₃ и 19₄, выделяющие кодовые последовательности С_0м(t) и S_0м(t), синхронные с кодами С_м(t) и S_м(t) квадратурных видеочастотных составляющих принимаемого ШПС (с формой элементов в виде полуволны косинуса частоты f_м модуляции). Результат перемножения кодов С_0м(t) и S_0м(t) с выхода перемножителя 4₁₆ поступает на перемножитель 4₁₇. Опорная кодовая последовательность d₀(t) формируется на выходе перемножителя 4₁₇, на другой вход которого поступает меандровый сигнал частоты f_м, формируемый знаковым элементом 19₅ из выходного сигнала синтезатора 21 частот (второй выход). С выхода перемножителя 4₁₇ кодовая последовательность d₀(t) поступает на опорный вход перемножителя 4₈ временного дискриминатора 11.

Блок 18 устранения неоднозначности (фиг.2) работает следующим образом. На сигнальные входы перемножителей 4₁₈ и 4₂₀, 4₁₉ и 4₂₁ поступают квадратурные видеочастотные сигналы I(t) и Q(t) соответственно с выходов перемножителей 4₁ и 4₂ блока 1 фазовой синхронизации. На опорные входы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ подаются опорные сигналы I₊(t) и Q₊(t), I_-(t) и Q_-(t) с выходов перемножителей 4₁₀ и 4₁₃, 4₁₂ и 4₁₅ формирователя 17 опорных сигналов. Выходные сигналы перемножителей 4₁₄ и 4₁₉, 4₂₀ и 4₂₁ объединяются через вычитатели 6₂ и 6₃ соответственно, выходные сигналы которых поступают в интеграторы 8₄ и 8₅, аналогичные интеграторам 8₁, 8₂ и 8₃ фазового 3 и временного 11 дискриминаторов. Вычитатели 6₄ и 6₅ формируют разности результатов интегрирования наблюдений в фазовом дискриминаторе 3 (выход интегратора 8₁) и каждом из двух каналов блока 18 устранения неоднозначности: ΔZ₁=Z₀-Z₊ и ΔZ₂=Z₀-Z_-, где Z₀, Z₊ и Z_- - соответственно результат интегрирования в фазовом дискриминаторе 3, «опережающем» и «задержанном» каналах (выходы интеграторов 8₄ и 85).

Фильтры 22₁ и 22₂ осуществляют сглаживание флуктуаций величин ΔZ₁ и ΔZ₂, обусловленных действием шума. Командный блок 23 формирует одну из трех команд для управления фазовращателем 13: «0» - сдвиг сигнала тактовой частоты не производится, если ΔZ₁>0 и ΔZ₂>0; «1» - сдвиг сигнала тактовой частоты на Т_м в сторону опережения, если ΔZ₁>0 и ΔZ₂<0; «-1» - сдвиг сигнала тактовой частоты на Т_м в сторону запаздывания, если ΔZ₁<0 и ΔZ₂>0 (благодаря применению фильтров 22₁ и 22₂ нижних частот вероятность события ΔZ₁<0 и ΔZ₂<0 пренебрежимо мала).

Пример реализации синтезатора квадратурных сигналов с использованием накапливающего сумматора (аккумулятора фазы) и постоянного запоминающего устройства для хранения отсчетов квадратурных сигналов приведен в монографии [Цифровые системы фазовой синхронизации / М.И.Жодзишский, С.Ю.Сила-Новицкий, В.А.Прасолов и др. Под ред. М.И.Жодзишского. - М.: Сов. Радио, 1980. - с.55-57].

Предлагаемое устройство позволяет повысить точность кодовой синхронизации корреляционного приемника шумоподобных сигналов с минимальной частотной манипуляцией и дополнительной BOC-модуляцией благодаря исключению аномальных ошибок, связанных с периодичностью дискриминационной характеристики временного дискриминатора.

Корреляционный приемник шумоподобных сигналов, содержащий блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, третий, четвертый, пятый и шестой перемножители, первый вычитатель и сумматор, первый и второй интеграторы, входы которых подключены к выходам первого вычитателя и сумматора соответственно, решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы третьего и четвертого, пятого и шестого перемножителей объединены соответственно через первый вычитатель и сумматор, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор и девятый перемножитель, опорный вход которого подключен к выходу решающего блока, а к выходу которого подключен второй петлевой фильтр, последовательно соединенные управляемый фазовращатель, генератор кода и синтезатор квадратурных сигналов, а также дешифратор, входы которого подключены к дополнительным выходам генератора кода, а к выходам которого подключены синхронизирующие входы первого, второго и третьего интеграторов, отличающийся тем, что в блок кодовой синхронизации введены управляемый тактовый генератор, вход которого соединен с выходом второго петлевого фильтра, а выход которого подключен к сигнальному входу управляемого фазовращателя, формирователь опорных сигналов, содержащий последовательно соединенные первый знаковый элемент, вход которого подключен к первому выходу синтезатора квадратурных сигналов, первый, второй и третий элементы задержки, последовательно соединенные второй знаковый элемент, вход которого подключен к второму выходу синтезатора квадратурных сигналов, четвертый и пятый элементы задержки, синтезатор частот, вход которого подключен к выходу управляемого тактового генератора, десятый, одиннадцатый, двенадцатый перемножители, сигнальные входы которых подключены соответственно к выходам первого, второго и третьего элементов задержки, а опорные входы которых соединены с первым выходом синтезатора частот, тринадцатый, четырнадцатый и пятнадцатый перемножители, сигнальные входы которых подключены соответственно к выходам второго знакового элемента, четвертого и пятого элементов задержки, а опорные входы которых соединены со вторым выходом синтезатора частот, третий и четвертый знаковые элементы, входы которых соединены соответственно с объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей блока фазовой синхронизации и подключены соответственно к выходам одиннадцатого и четырнадцатого перемножителей, а выходы которых соединены со входами шестнадцатого перемножителя, к выходу которого подключен семнадцатый перемножитель, другой вход которого подключен к второму выходу синтезатора частот через пятый знаковый элемент, а выход которого соединен с опорным входом восьмого перемножителя временного дискриминатора, блок устранения неоднозначности, содержащий восемнадцатый, девятнадцатый, двадцатый, двадцать первый перемножители, последовательно соединенные второй вычитатель, четвертый интегратор, четвертый вычитатель и первый фильтр нижних частот, последовательно соединенные третий вычитатель, пятый интегратор, пятый вычитатель и второй фильтр нижних частот, а также командный блок, входы которого соединены с выходами первого и второго фильтров нижних частот, а выход которого подключен к управляющему входу управляемого фазовращателя, при этом сигнальные входы восемнадцатого и двадцатого, девятнадцатого и двадцать первого перемножителей попарно объединены и подключены соответственно к выходам первого и второго перемножителей блока фазовой синхронизации, опорные входы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей подключены соответственно к выходам десятого и тринадцатого, двенадцатого и пятнадцатого перемножителей формирователя опорных сигналов, а выходы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей объединены соответственно через второй и третий вычитатели, синхронизирующие входы четвертого и пятого интеграторов подключены к выходу дешифратора, другие входы четвертого и пятого вычитателей соединены с выходом первого интегратора блока фазовой синхронизации.