Устройство восприятия изображения, система восприятия изображения и способ управления ими

Устройство восприятия изображения, система восприятия изображения и способ управления ими

Иллюстрации

Показать все

Реферат

Область, к которой относится изобретение

[0001] Настоящее изобретение относится к устройствам восприятия изображения, устройствам отображения излучения и системам восприятия изображения, которые являются подходящими для медицинского осмотра или промышленного неразрушающего контроля и, более конкретно, к устройству восприятия изображения, устройству отображения излучения и системе восприятия изображения, способной считывать сигнал, выведенный из планарного детектора в качестве цифровых данных, используя схему считывания с низким шумом.

Уровень техники

[0002] В настоящее время устройства отображения излучения, использующие планарный детектор (в дальнейшем именуемый как Детектор с Плоским Экраном (FPD)), изготовленные из полупроводникового материала, на практике являются устройствами восприятия изображения, используемыми для медицинского осмотра изображения или неразрушающего контроля, используя рентгеновские лучи. Устройства отображения излучения, использующие FPD, могут выполнять цифровое фотографирование посредством преобразования излучения, такого как рентгеновские лучи, которые прошли через объект испытаний, такой как пациент, в аналоговый электрический сигнал с помощью FPD, и посредством преобразования этого аналогового электрического сигнала в цифровой сигнал изображения. Детекторы FPD могут использоваться как цифровые устройства восприятия изображения для фиксации неподвижного изображения (фиксация обычного изображения) и фиксации движущегося изображения (флюороскопия).

[0003] Патент США № 6538591 и выложенный патент Японии №2000-188724 раскрывают схемы вывода сигнала (схемы считывания), используемые в устройствах восприятия изображения, как описано выше. Патент США № 6538591 раскрывает устройство передачи сигнала для последовательного считывания параллельных сигналов от множества усилителей вычисления в качестве последовательного сигнала, используя переключатель считывания и преобразование последовательного сигнала, переданного с помощью усилителя буфера вывода, в цифровые данные с помощью блока схемы аналого-цифрового (A/D) преобразования (ADC). Патент Японии № 2000-188724 раскрывает схему, полученную посредством расположения усилителя с программируемым усилением (PGA) в каскаде этапе до усилителя буфера вывода в устройстве передачи сигнала, раскрытом в патенте США №6538591. Устройство передачи сигнала, раскрытое в патенте США №6538591, и схема, раскрытая в патенте Японии №2000-188724, имеют превосходное свойство отношения сигнала к шуму (S/N) и высокую скорость считывания, и являются подходящими для численного увеличения пикселей.

[0004] Схемы вывода сигнала, раскрытые в патенте США № 6538591 и патенте Японии № 2000-188724, требуются для достижения дополнительного уменьшения размера элемента сигнала и более высокой степени интеграции. Соответственно, необходимо дополнительное уменьшение размера элементов, используемых в схемах вывода сигнала. Однако когда маленькие элементы используются в схеме вывода сигнала, имеет место шум 1/f (мерцание). Шум 1/f может быть уменьшен посредством увеличения размера элемента. Однако справедливо и обратное. Таким образом, когда используются маленькие элементы, шум 1/f не может быть уменьшен. В таком случае шум 1/f, вызванный усилителем буфера вывода, блоком PGA или ADC, которые расположены в каскадах, следующих за коммутатором считывания, генерирует низкочастотное искажение изображения. В частности, поскольку устройства отображения излучения требуют широкого динамического диапазона, необходимо использовать схему считывания с низким уровнем шума в этих устройствах отображения излучения.

Сущность изобретения

[0005] Настоящее изобретение обеспечивает устройство восприятия изображения и систему восприятия изображения, способную уменьшать искажение (артефакт), вызванное шумом 1/f, на захваченном изображении, даже если маленькие элементы используются в схемах вывода сигнала.

[0006] Устройство восприятия изображения согласно варианту осуществления настоящего изобретения включает в себя: блок обнаружения, имеющий матрицу пикселей для преобразования излучения или света в аналоговые электрические сигналы; схему считывания, сконфигурированную для выполнения операции обработки сигнала, чтобы считывать аналоговые электрические сигналы, выведенные из матрицы пикселей на основании "строка за строкой"; аналого-цифровой преобразователь (A/D), сконфигурированный для преобразования пиксельных сигналов, переданных от схемы считывания, в пиксельные данные, которые являются цифровыми данными; блок обработки коррекции, сконфигурированный для выполнения обработки коррекции в отношении пиксельных данных; и блок управления, сконфигурированный для управления схемой считывания, A/D преобразователем и блоком обработки коррекции. Схема считывания включает в себя блок сброса, сконфигурированный для выведения сигнала сброса на A/D преобразователь. Блок управления управляет схемой считывания, A/D преобразователем и блоком обработки коррекции таким образом, что схема считывания выводит множество сигналов сброса на A/D преобразователь в период, в течение которого выполняется операция обработки сигнала заранее определенной строки, A/D преобразователь преобразует множество сигналов сброса во множество частей данных сброса, которые являются частями цифровых данных, в этот период, и блок обработки коррекции усредняет множество частей данных сброса, выведенных от преобразователя A/D, и выполняет обработку вычитания с усредненными данными сброса и пиксельными данными, выведенными от A/D преобразователя.

[0007] Система восприятия изображения согласно варианту осуществления настоящего изобретения включает в себя: устройство восприятия изображения; и блок отображения, способный отображать изображение с данными изображения, захваченными устройством восприятия изображения.

[0008] Способ управления устройством восприятия изображения, включающим в себя блок обнаружения, в котором матрица пикселей преобразовывает излучение или свет в аналоговые электрические сигналы, схему считывания, сконфигурированную для выполнения операции обработки сигнала, чтобы считывать аналоговые электрические сигналы, выведенные из матрицы пикселей на основании "строка-за-строкой", A/D преобразователь, сконфигурированный для преобразования пиксельного сигнала, переданного от схемы считывания, в пиксельные данные, которые являются цифровыми данными, и блок обработки коррекции, сконфигурированный для выполнения обработки коррекции в отношении пиксельных данных, включает в себя этапы: управление схемой считывания, чтобы выводить множество сигналов сброса, выведенных от блока сброса, включенного в схему считывания, и чтобы выводить пиксельный сигнал на A/D преобразователь в период, в течение которого выполняется операция обработки сигнала заранее определенной строки; управление A/D преобразователем, чтобы преобразовывать пиксельный сигнал, выведенный от схемы считывания, в пиксельные данные, которые являются цифровыми данными, и чтобы преобразовывать множество сигналов сброса, выведенных из схемы считывания, во множество частей данных сброса, которые являются частями цифровых данных, в этот период; и управление блоком обработки коррекции, чтобы усреднять множество частей данных сброса, выведенных от A/D преобразователя, в этот период, и чтобы выполнять обработку вычитания с пиксельными данными, выведенными от A/D преобразователя, и с усредненными данными сброса.

[0009] Согласно варианту осуществления настоящего изобретения возможно обеспечить устройство восприятия изображения и систему восприятия изображения, способную уменьшать искажение, вызванное шумом 1/f, на захваченном изображении, даже если используются маленькие элементы.

[0010] Дополнительные признаки настоящего изобретения станут очевидными для специалиста в данной области техники из нижеследующего описания примерных вариантов осуществления со ссылками на прилагаемые чертежи.

Краткое описание чертежей

[0011] Фиг.1 является схематической блок-схемой устройства восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0012] Фиг.2A и 2B являются схематическими диаграммами эквивалентных схем устройства восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0013] Фиг.3 является временной диаграммой, описывающей операцию восприятия изображения, выполняемую устройством восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0014] Фиг.4A является блок-схемой, иллюстрирующей блок обработки коррекции, включенный в устройство восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0015] Фиг.4B является временной диаграммой, описывающей обработку коррекции, выполняемую устройством восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0016] Фиг.5A и 5B являются примерными изображениями, которые иллюстрируют результат варианта осуществления настоящего изобретения.

[0017] Фиг.6 является временной диаграммой, описывающей операцию восприятия изображения, выполняемую устройством восприятия изображения, согласно второму варианту осуществления настоящего изобретения.

[0018] Фиг.7 является блок-схемой, иллюстрирующей блок обработки коррекции, включенный в устройство восприятия изображения, согласно второму варианту осуществления настоящего изобретения.

[0019] Фиг.8 является временной диаграммой, описывающей операцию восприятия изображения, выполняемую устройством восприятия изображения, согласно третьему варианту осуществления настоящего изобретения.

[0020] Фиг.9 является диаграммой эквивалентной схемы для схемы считывания, включенной в устройство восприятия изображения, согласно четвертому варианту осуществления настоящего изобретения.

[0021] Фиг.10A и 10B являются схематическими диаграммами, описывающими систему отображения излучения, использующую устройство восприятия изображения, согласно варианту осуществления настоящего изобретения.

Описание вариантов осуществления

[0022] Варианты осуществления настоящего изобретения описаны подробно ниже со ссылками на сопроводительные чертежи.

Первый вариант осуществления

[0023] Фиг.1 является схематической блок-схемой устройства восприятия изображения, согласно первому варианту осуществления настоящего изобретения. Ссылаясь на фиг.1, устройство 100 восприятия (воспроизведения) изображения включает в себя блок 101 обнаружения, в котором множество пикселей, чтобы преобразовать излучение или свет в аналоговый электрический сигнал, компонуется в матрицу, и схему 102 возбуждения для управления блоком 101 обнаружения, чтобы вынуждать блок 101 обнаружения выводить аналоговый электрический сигнал. В первом варианте осуществления для простоты объяснения блок 101 обнаружения включает в себя пиксели в матрице из восьми рядов x восьми столбцов, и разделяется на первую группу 101а пикселей, включающую в себя четыре столбца пикселей, и вторую группу 101b пикселей, включающую в себя четыре столбца пикселей. Пиксельный сигнал, который является аналоговым электрическим сигналом, выведенным от пикселя, включенным в первую группу 101a пикселей, считывается первой схемой 103a считывания. Пиксельный сигнал 113, выведенный из первой схемы 103a считывания, преобразуется в цифровые данные 114 посредством первого A/D преобразователя 104a. Аналоговый электрический сигнал, выведенный от второй группы 101b пикселей, считывается второй схемой 103b считывания и затем преобразуется в цифровые данные посредством второго A/D преобразователя 104b. Части цифровых данных, выведенных от первого A/D преобразователя 104a и второго A/D преобразователя 104b, подвергаются обработке сигнала (описана ниже), цифровой мультиплексированной обработке, коррекции смещения и т.д. в блоке 105 обработки цифровых данных, и затем выводятся в качестве цифрового сигнала изображения. Секция 106 обработки сигнала включает в себя блок 103 схемы считывания, включающий в себя первую схему 103a считывания и вторую схему 103b считывания, блок 104 A/D преобразования, включающий в себя первый A/D преобразователь 104a и второй A/D преобразователь 104b, и блок 105 обработки цифровых данных. Устройство 100 восприятия изображения дополнительно включает в себя блок 107 питания, чтобы подавать соответствующее смещение к секции 106 обработки сигнала. Блок 107 питания подает опорное напряжение Vref₁, Vref₂ или Vref₃ к блоку 103 схемы считывания и блоку 104 A/D преобразования. Устройство 100 восприятия изображения дополнительно включает в себя блок 108 управления для управления по меньшей мере одним из: секцией 106 обработки сигнала и блоком 107 питания. Блок 108 управления подает сигнал 118 управления к блоку 107 питания, подает сигналы 116, 117 и 120 управления к блоку 103 схемы считывания и подает сигнал 119 управления возбуждением к схеме 102 возбуждения. В ответ на сигнал 119 управления возбуждением схема 102 возбуждения подает сигнал 111 возбуждения к блоку 101 обнаружения.

[0024] Фиг.2A является схематической диаграммой эквивалентной схемы устройства восприятия изображения, согласно первому варианту осуществления настоящего изобретения. На фиг.2A используются те же самые ссылочные позиции, чтобы идентифицировать части, которые уже описаны со ссылками на Фиг.1, и поэтому их описание будет опущено. Блок 101 обнаружения включает в себя пиксели 201, скомпонованные в матрицу. Ссылаясь на фиг.2A, количество пикселей 201 в матрице является 8 x 8 пикселей, которые компонуются в восьми строках и восьми столбцах. Каждый из пикселей 201 включает в себя элемент S преобразования, чтобы преобразовывать излучение или свет в электрический заряд, и элемент переключения T, чтобы выводить электрический сигнал, соответствующий электрическому заряду. В качестве элемента преобразования S для преобразования света в электрический заряд предпочтительно используется фотоэлектрический элемент преобразования, например, фотодиод PIN, который главным образом изготовлен из аморфного кремния и расположен на электроизоляционной подложке, такой как стеклянная подложка. В качестве элемента преобразования S для преобразования излучения в электрический заряд предпочтительно используется элемент косвенного преобразования, полученный посредством обеспечения преобразователя длины волны для преобразования излучения в свет обнаруживаемого диапазона спектра на входной стороне излучения вышеописанного фотоэлектрического элемента преобразования или элемента прямого преобразования, чтобы непосредственно преобразовывать излучение в электрический заряд. В качестве элемента переключения T предпочтительно используется транзистор, имеющий вывод управления и два главных вывода. Когда фотоэлектрический элемент преобразования расположен на электроизоляционной подложке в пикселе, тонкопленочный транзистор (TFT) используется как элемент переключения T. Один электрод элемента преобразования S электрически связан с одним из двух главных выводов элемента переключения T, и другой электрод элемента преобразования S электрически связан с блоком 107 подачи смещения через общую линию. Элементы переключения T, включенные во множество пикселей в направлении строки, например элементы переключения Т₁₁-Т₁₈, по отдельности имеют выводы управления, электрически связанные с линией G1 возбуждения в первой строке. Сигнал возбуждения для управления проводящим состоянием элемента переключения подается от схемы 102 возбуждения к элементу переключения T с помощью линии возбуждения на основании "строка-за-строкой". Элементы переключения T, включенные во множество пикселей в направлении столбца, например элементы переключения Т₁₁-Т₈₁, по отдельности имеют другие главные выводы, электрически связанные с сигнальной линией Sig₁ в первом столбце. Когда элемент переключения T находится в проводящем состоянии, элемент переключения T выводит электрический сигнал, соответствующий электрическому заряду элемента преобразования S, на блок 103 схемы считывания по сигнальной линии. Множество сигнальных линий Sig₁-Sig₈, скомпонованных в направлении столбца, передает электрические сигналы, выведенные от множества пикселей в блоке 101 обнаружения, на блок 103 схемы считывания параллельно. В первом варианте осуществления блок 101 обнаружения делится на первую группу 101a пикселей и вторую группу 101b пикселей, каждая из которых имеет четыре столбца пикселей. Аналоговые электрические сигналы, выведенные от пикселей в первой группе 101a пикселей, считываются параллельно первой схемой 103a считывания в блоке 103 схемы считывания, и аналоговые электрические сигналы, выведенные от пикселей во второй группе 101b пикселей, считываются параллельно второй схемой 103b считывания в блоке 103 схемы считывания.

[0025] Первая схема 103a считывания включает в себя первый блок 202a схемы усиления для усиления электрических сигналов, которые выводятся параллельно от первой группы 101a пикселей, и первый блок 203a схемы выборки и хранения для формирования выборок и хранения электрического сигнала, переданного от первого блока 202a схемы усиления. Вторая схема 103b считывания аналогично включает в себя второй блок 202b схемы усиления и второй блок 203b схемы выборки и хранения. Первая схема 103a хранения дополнительно включает в себя первый мультиплексор 204a для последовательного приема электрических сигналов, которые выводятся параллельно из первого блока схемы 203a выборки и хранения, и для выведения последовательного сигнала в качестве сигнала изображения, и первый усилитель 205a с переменным усилением, который является буфером вывода для выполнения преобразования полного сопротивления (импеданса) над сигналом изображения, и для выведения преобразованного сигнала. Аналогично вторая схема 103b считывания дополнительно включает в себя второй мультиплексор 204b и второй усилитель 205b с переменным усилением. Электрический сигнал, переданный от пикселя, вводится в первый усилитель 205a с переменным усилением или второй усилитель 205b с переменным усилением через буфер SFS сигнала. Компонент шума вводится в первый усилитель 205a с переменным усилением или второй усилитель 205b с переменным усилением через буфер SFN шума. Первый усилитель 205a с переменным усилением выполняет вычитание, используя электрический сигнал, переданный от пикселя, и компонент шума, и выводит результат вычитания на первый A/D преобразователь 104a. Второй усилитель 205b с переменным усилением аналогично выполняет вычитание, используя электрический сигнал, переданный от пикселя, и компонент шума, и выводит результат вычитания на второй A/D преобразователь 104b. Блок 107 питания подает опорное напряжение Vref₃ на первый A/D преобразователь 104a и второй A/D преобразователь 104b. В настоящем описании опорное напряжение Vref₂ вводится от блока 107 питания в логические вентили буферов SFS сигнала первой схемы 103a считывания и второй схемы 103b считывания с помощью переключателей SRS сброса в заранее определенное время. Опорное напряжение Vref₂ вводится от блока 107 питания на логические вентили буферов SFN шума первой схемы 103a считывания и второй схемы 103b считывания с помощью переключателей SRN сброса в заранее определенное время. Таким образом, переключатель SR сброса подает опорное напряжение Vref₂ на логический вентиль буфера SF в заранее определенное время, чтобы сбросить вход усилителя с переменным усилением.

[0026] Блок 108 управления подает сигнал 116 управления на первый блок 202a схемы усиления и второй блок 202b схемы усиления, подает сигнал 117a управления к переключателям SRS сброса и переключателям SRN сброса, подает сигнал 117b управления к первому мультиплексору 204a и второму мультиплексору 204b, подает сигналы 120s, 120n и 120 управления к первому блоку 203a схемы выборки и хранения и второму блоку 203b схемы выборки и хранения, подает сигнал 129 управления к первому A/D преобразователю 104a и второму A/D преобразователю 104b и подает сигнал 130 управления к блоку 105 обработки цифровых данных.

[0027] Фиг.2B является диаграммой эквивалентной схемы, описывающей блок 103 схемы считывания подробно. Блок 202 схемы усиления снабжается схемой усиления, соответствующей каждой сигнальной линии. Схема усиления включает в себя усилитель А вычисления для усиления электрического сигнала (пиксельного сигнала), считываемого от пикселя, и для выведения усиленного сигнала, интегральный конденсатор Cf и переключатель RC сброса, для сброса интегрального конденсатора Cf. Усилитель A вычисления принимает электрический сигнал, выведенный от инвертирующего входного терминала, и выводит усиленный электрический сигнал с выходного терминала. Опорное напряжение Vref₁ вводится от блока 107 питания в неинвертирующий входной терминал усилителя A вычисления. Интегральный конденсатор Cf включен между инвертирующим входным терминалом и выходным терминалом усилителя A вычисления, и соединяется параллельно с переключателем RC сброса. Блок 203 схемы выборки и хранения снабжается схемой выборки и хранения сигнала нечетной строки, схемой выборки и хранения сигнала четной строки, схемой выборки и хранения шума нечетной строки и схемой выборки и хранения шума четной строки. Эти схемы выборки и хранения соответствуют каждой схеме усиления. Схема выборки и хранения сигнала нечетной строки включает в себя переключатель SHOS формирования выборок для формирования выборок электрического сигнала, выведенного от пикселя в строке с нечетным номером, и конденсатор Chos формирования выборок для хранения пиксельного сигнала строки с нечетным номером. Схема выборки и хранения сигнала четной строки включает в себя переключатель SHES формирования выборок для формирования выборок электрического сигнала, выведенного от пикселя в строке с четным номером и конденсатор Ches формирования выборок для хранения пиксельного сигнала строки с четным номером. Схема выборки и хранения шума нечетной строки включает в себя переключатель SHON формирования выборок для формирования выборок компонента шума усилителя вычисления до формирования выборок пиксельного сигнала строки с нечетным номером, и конденсатор Chon формирования выборок для хранения сигнала шума. Схема выборки и хранения шума четной строки включает в себя переключатель SHEN формирования выборок для формирования выборок компонента шума усилителя вычисления до формирования выборок пиксельного сигнала строки с четным номером, и конденсатор Chen формирования выборок для хранения сигнала шума. Мультиплексор 204 включает в себя переключатель MSOS для схемы выборки и хранения сигнала нечетной строки, переключатель MSES для схемы выборки и хранения сигнала четной строки, переключатель MSON для схемы выборки и хранения шума нечетной строки и переключатель MSEN для схемы выборки и хранения шума четной строки. Эти переключатели соответствуют каждой схеме усиления. Мультиплексор 204 последовательно выбирает эти переключатели, таким образом, преобразовывая параллельные сигналы пикселя или параллельные сигналы шума в последовательности сигналов.

[0028] Работа устройства восприятия изображения, согласно варианту осуществления настоящего изобретения, описана ниже со ссылками на фиг.2A, 2B и 3. Фиг.3 является временной диаграммой, описывающей операцию восприятия изображения устройства восприятия изображения, согласно первому варианту осуществления настоящего изобретения.

[0029] Сначала устройство 100 восприятия изображения выполняет операцию вывода пикселя на основании "строка-за-строкой". Когда блок 101 обнаружения подвергается излучению или свету, каждый элемент преобразования S генерирует электрический заряд, соответствующий излучению или свету. Когда блок 108 управления подает сигнал 116 управления к переключателю RC сброса, переключатель RC сброса сбрасывает интегральный конденсатор Cf и блок схемы усиления сбрасывается. Когда блок 108 управления подает сигналы 120n и 120oe управления к блоку схемы выборки и хранения, переключатель SHON формирования выборок схемы выборки и хранения шума нечетной строки включается, и компонент шума блока усиления сброса передается на конденсатор Chon формирования выборок. Когда переключатель SHON формирования выборок выключается, компонент шума сохраняется в конденсаторе Chon формирования выборок. Когда схема 102 возбуждения подает сигнал возбуждения на линию G₁ возбуждения в первой строке, включаются элементы переключения T₁₁-T₁₈. В результате аналоговые электрические сигналы, соответствующие электрическим зарядам, генерируемым элементами преобразования S₁₁-S₁₄ в первой строке, передаются параллельно от пикселей к первой схеме 103a считывания через сигнальные линии Sig₁-Sig₄, соответственно, и аналоговые электрические сигналы, соответствующие электрическим зарядам, генерируемым элементами преобразования S₁₅-S₁₈ в первой строке, передаются параллельно от пикселей ко второй схеме 103b считывания через сигнальные линии Sig₅-Sig₈, соответственно. Когда блок 108 управления подает сигналы 120s и 120oe управления к блоку схемы выборки и хранения, переключатель SHOS формирования выборок схемы выборки и хранения сигнала нечетной строки включается, и считанный пиксельный сигнал передается конденсатору Chos формирования выборок через схему усиления. В это время компонент шума схемы усиления добавляется к пиксельному сигналу. Когда переключатель SHOS формирования выборок выключается, пиксельный сигнал, включающий в себя компонент шума, сохраняется в конденсаторе Chos формирования выборок.

[0030] Затем устройство 100 восприятия изображения выполняет следующую операцию обработки сигнала. Когда блок 108 управления подает сигнал 117a управления к переключателям SRS и SRN сброса, переключатели SRS и SRN сброса включаются, опорное напряжение Vref₂ подается к логическим вентилям буферов SFS и SFN сигнала, и входы первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением сбрасываются. Таким образом, переключатели SRS и SRN сброса являются блоками сброса для выведения сигнала сброса на A/D преобразователь. В это время первый A/D преобразователь 104a и второй A/D преобразователь 104b преобразовывают выходные сигналы первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением в цифровые данные N_d1 и цифровые данные N_d4, и выводят цифровые данные N_d1 и цифровые данные N_d4 на блок 105 обработки цифровых данных, соответственно. Цифровые данные N_d1 и цифровые данные N_d4 включают в себя компоненты шума 1/f первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением, соответственно, и являются данными сброса первого усилителя 205a с переменным усилением и данными сброса второго усилителя 205b с переменным усилением, соответственно. Когда переключатели SRS и SRN сброса выключаются, первый A/D преобразователь 104a и второй A/D преобразователь 104b преобразовывают выходные сигналы первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением в цифровые данные S_d1 и цифровые данные S_d4, и выводят цифровые данные S_d1 и цифровые данные S_d4 на блок 105 обработки цифровых данных, соответственно. Эта операция называется операцией вывода данных псевдосброса.

[0031] Когда переключатели SRS и SRN сброса снова включаются, опорное напряжение Vrefa подается к логическим вентилям буферов SFS и SFN сигнала, и входы первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением снова сбрасываются. В это время в ответ на сигнал 129 управления, переданный от блока 108 управления, первый A/D преобразователь 104a и второй A/D преобразователь 104b преобразовывают выходные сигналы первого усилителя 205a с переменным усилением и второго усилителя 205b с переменным усилением в цифровые данные N (1, 1) и цифровые данные N (1, 5) и выводят цифровые данные N (1, 1) и цифровые данные N (1, 5) на блок 105 обработки цифровых данных, соответственно. Так же как цифровые данные N_d1 и цифровые данные N_d4, цифровые данные N (1, 1) и цифровые данные N (1, 5) включают в себя компоненты шума 1/f первого усилителя 205a с переменным усилением и второго усилителя 205b c переменным усилением, соответственно, и являются данными сброса первого усилителя 205a с переменным усилением и данными сброса второго усилителя 205b c переменным усилением, соответственно. Эта операция называется операцией вывода данных сброса.

[0032] Когда блок 108 управления подает сигнал 117b управления к каждому мультиплексору, включаются переключатель MSOS1 и переключатель MSON1 в первом мультиплексоре 204a. В результате пиксельные сигналы, включающие в себя компоненты шума, выведенные от пикселей в первом столбце, вводятся в первый усилитель 205a с переменным усилением через буфер SFS сигнала, и компоненты шума вводятся в первый усилитель 205a с переменным усилением через буфер SFN шума. Переключатели MSOS5 и MSON5 во втором мультиплексоре 204b включаются одновременно. В результате пиксельные сигналы, включающие в себя компоненты шума, выведенные от пикселей в пятом столбце, вводятся во второй усилитель 205b с переменным усилением через буфер SFS сигнала, и компоненты шума вводятся во второй усилитель 205b с переменным усилением через буфер SFN шума. Каждый усилитель с переменным усилением вычисляет разность между пиксельным сигналом, включающим в себя компонент шума, и компонентом шума, усиливает результат вычисления и выводит усиленный пиксельный сигнал. В результате компонент шума каждой схемы усиления удаляется из вывода схемы усиления. Первый A/D преобразователь 104a преобразовывает выходной пиксельный сигнал вывода в цифровые данные S (1, 1) и выводит цифровые данные S (1, 1) на блок 105 обработки цифровых данных. Второй A/D преобразователь 104b преобразовывает выходной пиксельный сигнал в цифровые данные S (1, 5) и выводит цифровые данные S (1, 5) на блок 105 обработки цифровых данных. Каждые из цифровых данных S (1, 1) и цифровых данных S (1, 5) являются данными, полученными посредством добавления компонента шума 1/f переменного усилителя к пиксельному сигналу. Эта операция называется операцией вывода пиксельных данных.

[0033] Затем операция вывода данных сброса выполняется снова. Цифровые данные N (1, 2) и цифровые данные N (1, 6) выводятся от первого A/D преобразователя 104a и второго A/D преобразователя 104b на блок 105 обработки цифровых данных, соответственно.

[0034] Операция вывода пиксельных данных выполняется над вторым столбцом и шестым столбцом. Цифровые данные S (1, 2) и цифровые данные S (1, 6) выводятся от первого A/D преобразователя 104a и второго A/D преобразователя 104b на блок 105 обработки цифровых данных, соответственно.

[0035] Операция вывода данных сброса, операция вывода пиксельных данных для третьего столбца и седьмого столбца, операция вывода данных сброса и операция вывода пиксельных данных для четвертого столбца и восьмого столбца последовательно выполняются в этом порядке. В результате цифровые данные N (1, 3), цифровые данные N (1, 7), цифровые данные S (1, 3), цифровые данные S (1, 7), цифровые данные N (1, 4), цифровые данные N (1, 8), цифровые данные S (1, 4) и цифровые данные S (1, 8) выводятся на блок 105 обработки цифровых данных.

[0036] Затем операция вывода данных псевдосброса выполняется два раза. Цифровые данные N_d2, цифровые данные N_d5, цифровые данные S_d5, цифровые данные S_d5, цифровые данные N_d3, цифровые данные N_d6, цифровые данные S_d3 и цифровые данные S_d6 выводятся на блок 105 обработки цифровых данных.

[0037] Блок 105 обработки цифровых данных выполняет обработку коррекции, которая описана ниже в соответствии с этими частями данных, выведенными от A/D преобразователей и частей скорректированных выходных пиксельных данных D (1, 1)-D (1, 4) и D (1, 5)-D (1, 8).

[0038] Таким образом, операция обработки сигнала в блоках строк включает в себя операцию вывода данных псевдосброса, операцию вывода данных сброса и операцию вывода пиксельных данных в блоках столбцов, и операцию вывода

данных псевдосброса, выполняемую два раза. Посредством операции вывода пикселя в блоках строк и операции обработки сигнала в блоках строк достигается операция считывания пикселя в блоках строк. Операция считывания пикселя в блоках строк повторяется таким образом, чтобы была достигнута операция считывания единственного изображения.

[0039] В первом варианте осуществления выполняется операция вывода пикселя второй строки, в то время как выполняется операция обработки сигнала первой строки. Как в случае первой строки, интегральный конденсатор Cf сбрасывается переключателем RC сброса таким образом, чтобы схема усиления была сброшена. Когда включается переключатель SHEN формирования выборок схемы выборки и хранения шума четной строки, компонент шума схемы усиления сброса передается на конденсатор Chen формирования выборок. Когда выключается переключатель SHEN формирования выборок, компонент шума сохраняется в конденсаторе Chen формирования выборок. Когда схема 102 возбуждения подает сигнал возбуждения на линию G ₂ возбуждения во второй строке, включаются элементы переключения T₂₁-T₂₈ во второй строке. Аналоговые электрические сигналы, соответствующие электрическим зарядам, генерируемым элементами преобразования S₂₁ -S₂₄ во второй строке, по отдельности передаются параллельно от пикселей к первой схеме 103a считывания через сигнальные линии Sig₁-Sig₄. Аналоговые электрические сигналы, соответствующие электрическим зарядам, генерируемым элементами преобразования S₂₅-S₂₈ во второй строке, по отдельности передаются параллельно от пикселей ко второй схеме 103b считывания с помощью сигнальных линий Sig₅-Sig₈. Когда включается переключатель SHES формирования выборок схемы выборки и хранения сигнала четной строки, считываемый пиксельный сигнал передается конденсатору Ches формирования выборок через схему усиления. Затем компонент шума схемы усиления добавляется к пиксельному сигналу. Когда выключается переключатель SHES формирования выборок, пиксельный сигнал, включающий в себя компонент шума, сохраняется в конденсаторе Ches формирования выборок. В операции вывода пиксельных данных второй строки, так же как в случае операции вывода пиксельных данных первой строки, выполняется операция, аналогичная операции, выполняемой в соответствии с первой строкой, за исключением того, что переключатель MSES и переключатель MSEN в каждом мультиплексоре включается последовательно. Поскольку выполняются вышеописанная операция вывода и вышеописанная операция обработки сигнала, возможно выполнить следующую операцию вывода в блоках строк, в то время как выполняется последняя операция обработки сигнала в блоках строк. Соответственно, по сравнению со случаем, в котором выполняется следующая операция вывода в блоках строк после того, как последняя операция обработки сигнала в блоках строк была закончена, время, требуемое для операции считывания единственного изображения, может быть уменьшено.

[0040] Ниже обработка коррекции, выполняемая блоком 105 обработки цифровых данных, описана со ссылками на Фиг.4A и Фиг.4B. Фиг.4A является блок-схемой, описывающей блок 400 обработки коррекции, включенный в блок 105 обработки цифровых данных. Фиг.4B является временной диаграммой, описывающей обработку коррекции, выполняемую блоком 400 обработки коррекции. В первом варианте осуществления блок 400 обработки коррекции предоставляется для каждого A/D преобразователя. В следующем описании предполагается, что блок 400 обработки коррекции предоставляется для первого A/D преобразователя 104a. Однако блок 400 обработки коррекции может выполнять обработку коррекции в соответствии с данными, полученными посредством выполнения цифрового мультиплексирования частей данных, выведенных от первого и второго A/D преобразователей.

[0041] Блок 400 обработки коррекции включает в себя блок 401 обработки данных сброса, блок 402 обработки пиксельных данных и сумматор 403. Блок 401 обработки данных сброса включает в себя множество элементов 411-414 задержки, сумматор 415 и множитель 416. Блок 402 обработки пиксельных данных включает в себя множество элементов 421 и 422 задержки.

[0042] В ответ на сигнал 130 управления, переданный от блока 108 управления, N_