Патент ссср 244716
Иллюстрации
Реферат
244716
ОПИСАНИЕ
ИЗОБЕЕт ЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Соеетских
Социалистических
Республик
Зависимое от авт. свидетельства №
Заявлено 07Л|.1968 (№ 1216541/18-24) с присоединением заявки ¹
Приоритет
Опубликовано 28 V.1969. Бюллетень № 18
Дата опубликования описания 27.Х.19б9
Кл. 42тпз, 11110
МПК G 061
УДК 681.326.75 (088.8) Комитет по делам изобретений и открытий при Сосете Министрое
СССР
Всо:оюЗНМ
M. EpHp Hио, lO H Капотов и Г. Г. Потапов 1 IIIITEIITII4
TE XMqÅÑÊÌ
Центральный научно-исследовательский институт комплексно автоматизации БИБЛИОП!ЫА
Авторы изобретения
Заявитель
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЭЛЕКТРОННЪ|Х ЦИФРОВЫХ
ВЪ|ЧИСЛИТЕЛЪНЪ|Х МАШИН ПО МОДУЛЮ А
Известно устройство для контроля электронных цифровых вычислительных машин по небольшому модулю А, содержащее триггерный регистр, декодирующую схему по модулю А и накапливающие сумматоры по модулю А с логическими схемами и схему определения места ошибки.
В известном устройстве декодирующая схема по модулю А используется только для обнаружения ошибок при арифметических операциях и не исправляет ошибок при передачах, что приводит к необходимости введения второй декодирующей схемы, основанной на использовании кода Хэмминга, т. е. к усложнению устроиства контроля и значительному увеличению оборудования.
Предложенное устройство для контроля электронных цифровых вычислительных машин по небольшому модулю А отличается тем, что в нем триггерный регистр выполнен в виде групп триггеров, в одних группах выходы триггеров каждого разряда соединены последовательно со входами триггеров следующего разряда тех же групп, в других группах выходы триггеров каждого разряда соединены последовательно со входами триггеров следующего разряда тех же групп, причем выход одного из триггеров соединен через инвертор со входом триггера следующего разряда, а счетные входы триггеров третьих групп объединены и подсоединены к управляющей шине.
Это позволяет использовать одну декодирующую схему по небольшому модулю А од5 новременно для обнаружения ошибок при арифметических операциях и для исправления одиночных ошибок при передачах, что расширяет функциональные возможности устройства.
10 На чертеже приведена блок-схема предложенного устройства.
Она состоит из триггерного регистра l, разбитого на группы, например на шесть трехразрядных групп (2 — 7) для модуля А, 15 равного 7. В группах 4 и б выход одного из триггеров соединен со входом триггера следующего разряда той же группы через инверторы 8 и 9, образуя цепь циклического сдвига с инвертированием соответственно «влево» и
20 «вправо».
Выходы всех групп триггеров (2 — 7) регистра 1 соединены со входами декодирующей схемы 10, предназначенной для определения вычета по модулю А числа, хранящегося в
25 регистре 1. Выходы декодирующей схемы i 0 через логические схемы 11 и 12 соединены со входами накапливающих сумматоров 18 и 14 по модулю А, предназначенных для хранения и суммирования вычисленных вычетов. Выхо30 ды сумматоров соединены с входами схемы
244716
15 определения места ошибки, которая представляет собой дешифратор. Возбужденная шина 1б дешифратора соответствует номеру ошибочного разряда.
Информационные разряды контролируемого числа поступают на входы 17 — 22, контрольные разряды числа — на входы 28 и 24 накапливающих сумматоров 18 и 14, младшие разряды информационного числа поступают на вход 17 регистра 1, Шины 25 и 2б управляют записью вычетов в сумматоры 18 и 14 обратным или прямым кодом при кодировании и декодировании соответственно. По управляющей шине 27 подается сигнал «преобразование», осуществляющий циклические сдвиги и инвертирование содержимого групп регистра 1. Установка триггеров регистра 1 и сумматоров 18 и 14 в положение «0» осуществляется по шине 28, -Предложенное устройство контроля раоотает в двух режимах; кодирования — присвоения информационному числу контрольных разрядов и декодирования — обнаружения
: ошибки.
В режиме кодирования в предварительно установленный в «0» регистр 1 засылаются .информационные разряды числа. Декодирующая схема 10 определяет вычет S< числа по модулю А, например по модулю 7; по сигналу на шине 25 вычет St засылается обратным кодом в сумматор 18, где хранится до конца процесса кодирования.
По сигналу «преобразование» на шине 27 содержимое групп 8 и 5 регистра 1 циклически сдвигается на разряд вправо и влево соответственно, содержимое групп 4 и б инвертируется и циклически сдвигается на разряд влево и вправо соответственно, содержимое группы 7 инвертируется подачей сигналов на счетные входы триггеров группы. Это преобразование эквивалентно, например, для модуля 7 умножению разрядов групп на 1, 2, 8, 4, 5, 6.
Затем декодирующая схема 10 определяет вычет S> преобразованного числа, который по сигналу на шине 2б записывается обратным кодом в сумматор 14. На этом процесс кодирования заканчивается. Таким образом, при подсчете S, и $ в процессе кодирования каждому разряду числа однозначно соответствует пара вычетов, что позволяет при декодировании однозначно определить место одиночной ошибки при передаче.
В режиме декодирования производится контроль и обнаружение ошибки. Информационная часть контролируемого числа по входам
17 — 22 засылается в регистр 1, а контрольные разряды по входам 21 и 22 засылаются прямым кодом в сумматоры 18 и 14, где суммируются с вычетами проверяемого числа, В результате суммирования в обоих сумматорах
18 и 14 должен быть нуль. При наличии ошибки возбужденная выходная шина 1б схемы 15 указывает место ошиоочного разряда.
Контроль арифметических операций производится по модулю А с помощью одной проверки по вычету S>.
Предложенное устройство строится на основе декодирующей схемы по модулю А: гm — 1 или А="
r — 1
А=» " — 1
30 Предм ет изобретения
Устройство для контроля электронных цифровых вычислительных машин по модулю А, содержащее последовательно соединенные
35 триггерный регистр, декодирующую схему по модулю А, параллельно включенные накапливающие сумматоры по модулю А с логическими схемами и схему определения места ошибки, отличающееся тем, что, с целью рас40 ширения функциональных возможностей устройства, в нем триггерный регистр выполнен в виде групп триггеров, в одних группах выходы триггеров каждого разряда соединены последовательно со входами триггеров сле45 дующего разряда тех же групп, в других группах выходы триггеров каждого разряда соединены последовательно со входами триггеров следующего разряда тех же групп, причем выход одного из триггеров соединен через
50 инвертор со входом триггера следующего разряда, а счетные входы триггеров третьих групп объединены и подсоединены к управляющей шине. где r — основание системы счисления, а т 3, при этом количество r стабильных триггеров в каждой группе регистра берется
25 равным m. Число контролируемых информационных разрядов может быть увеличено введением дополнительной проверки Яз или выбором большего т.
244716
1б
Составитель В, А. Комаров
Редактор Б. С. Нанкина Техред А. А. KaMbllllHHKoBa Корректор Е. Н. Зубкова
Заказ 2583/3 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Центр, пр. Серова, д. 4
Типография, пр. Сапунова, 2