Устройство для определения оптимальной периодичности контроля состояния изделия

Устройство для определения оптимальной периодичности контроля состояния изделия

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике, в частности к устройствам контроля. Оно может использоваться в научных исследованиях и практике эксплуатации для определения оптимальных сроков технического обслуживания изделий и соответствующих значений показателей надежности.

Существуют устройства [3, 4, 5, 6], позволяющие определять оптимальные периоды технического обслуживания изделий. Область их применения ограничена изделиями, постоянно функционирующими в рабочем режиме. Использование этих устройств применительно к изделиям с переменным режимом работы не обеспечивает необходимой точности определения значений выходных параметров.

Наиболее близким по технической сущности к заявляемому изобретению является устройство [7], содержащее сумматоры, блок перемножения, блок нелинейности, элементы памяти, интегратор, таймеры, блок деления, элементы задержки, триггеры, элемент ИЛИ, компараторы и ключи. Этому устройству свойственны те же недостатки, что и аналогам [3, 4, 5, 6].

Каждое изделие непрерывно расходует свой надежностный потенциал, причем скорость расходования зависит от режима его применения [1]. Изменение режима проявляется в изменении интенсивности отказов. Это необходимо учитывать при определении параметров стратегии технического обслуживания изделий.

Целью заявляемого технического решения является повышение точности и расширение области применения устройства.

Цель достигается путем реализации математической модели, отражающей различие значений интенсивности отказов соответственно изменениям режима функционирования изделия.

Процесс применения многих изделий имеет циклический характер. Каждый цикл может включать работу изделия в номинальном режиме, в облегченном режиме, а также режим отдыха. Диаграмма процесса применения представлена на рис.1.

Здесь τ - длительность одного цикла применения изделия (например, одни сутки); t₁ - длительность функционирования изделия в номинальном режиме с коэффициентом нагрузки k_н, равным единице. При этом интенсивность отказов изделия имеет значение λ₁.

На интервале t₂=τ-t₁ различные изделия, в зависимости от технологии их применения и реальной нагрузки, могут находиться в одном из следующих режимов:

а) облегченный режим в связи с уменьшением нагрузки (например, средства энергосистем непрерывного использования);

б) отдых после применения (например, технические средств предприятий, работающих в одну или в две смены; средства радио и телевизионных студий и многое другое).

В связи с этим на интервале времени t₂ интенсивность отказов λ₂ будет иметь разные значения λ₂=λ₁k_н в соответствии с изменением коэффициента k_н нагрузки. Отметим, что согласно [2], в случае облегченного режима работы изделия k_н<1, а в режиме отдыха, согласно [1], 0<k_н<<1.

Для поддержания изделия в работоспособном состоянии периодически осуществляется его техническое обслуживание и затрачивается время τ_обс. При этом выполняется углубленный контроль состояния в течение времени τ_k1, проведение регламентных работ и восстановление работоспособности изделия в случае обнаружения отказа, на что расходуется время τ_В, а после окончания этих работ проводится контрольная проверка работоспособности изделия в течение времени τ_k2. Отметим, что контроль технического состояния выполняется в условиях номинального режима работы изделия. Поэтому на интервалах времени τ_k1 и τ_k2 интенсивность отказов будет равной λ₁. Для проведения ремонтно-восстановительных работ изделие переводится в режим отдыха, что соответствует интенсивности его отказов λ₂. В связи с этим, общая продолжительность технического обслуживания выражается так:

где Р(Т), P(τ_k1), Р(τ_B), Р(τ_k2) - вероятность безотказной работы изделия на соответствующем интервале времени, т.е. Т, τ_k1, τ_B, τ_k2.

Длительность периода обслуживания T включает в себя множество циклов применения изделия длительностью τ каждый, т.е.

Суммарная продолжительность Т₁ работы изделия в номинальном режиме на интервале времени Т будет

а продолжительность нахождения изделия в другом режиме (отдых или пониженная нагрузка) выражается так:

Длительность цикла обслуживания составляет

Подставив (1) в выражение (5), получим

Вероятность безотказной работы изделия на интервале времени Т определяется соотношением

Для многих изделий характерным является преобладание внезапных отказов и применим экспоненциальный закон распределения времени их возникновения. В связи с этим имеют место следующие соотношения:

На любом интервале времени изделие может находиться в одном из двух состояний:

,

где t_ф - время работоспособного состояния; t_o - время пребывания в отказе.

В течение одного цикла применения изделия в номинальном режиме последнее соотношение имеет вид

Аналогично на интервале облегченного режима или режима отдыха будет

Время работоспособного состояния изделия на интервале τ одного цикла применения определяется по формуле

а на интервале времени T его значение будет

С учетом изложенного возможное время пребывания изделия на том же интервале Т в состоянии отказа выражается так:

Время, в течение которого изделие не может быть применено по назначению (время простоя), составляет

Важной количественной характеристикой качества изделия является коэффициент простоя. Его значение с учетом (1), (6) и (14) определяется по формуле

Организация эксплуатации изделий предусматривает определение сроков технического обслуживания, обеспечивающих требуемое качество их функционирования, выраженное допустимым значением коэффициента простоя.

Задачу определения периодичности технического обслуживания изделия запишем в следующем виде:

Предложенная математическая модель может быть реализована аппаратурно с помощью устройства, схема которого показана на рис.2.

Устройство содержит: блок памяти 1, первый 2, второй 5, третий 28, четвертый 33, пятый 40 и шестой 43 вентили, мультивибратор 3, работающий в ждущем режиме, первый 4, второй 12, третий 13, четвертый 25, пятый 34 и шестой 37 сумматоры, схему ИЛИ 6, первый 7 и второй 18 триггеры, аттенюатор 8, первый 9, второй 14, третий 19 и четвертый 24 блоки нелинейностей, первый 10 и второй 11 накапливающие сумматоры, первый 15, второй 16, третий 22 и четвертый 29 блоки умножения, компаратор 17, первый 20, второй 21 и третий 36 вычитатели, первый 23 и второй 35 интеграторы, первый 26, второй 31, третий 38 и четвертый 41 элементы задержки, первый 27, второй 32, третий 39 и четвертый 42 элементы памяти, блок деления 30.

Отметим следующее:

а) Все вентили - эквиваленты соответствующих ключей прототипа.

б) Незадействованные элементы памяти 4 и 17 прототипа не являются эквивалентами блока памяти 1 заявляемого устройства, т.к. не позволяют реализовать его возможности.

в) Сумматор 6 прототипа реализует функцию вычитания, поэтому в заявляемом устройстве рассматривается как вычитатель.

г) В формуле изобретения заявляемого устройства часть связей второго триггера 18 соответствуют аналогичным связям первого триггера 12 прототипа.

Схемы функциональных элементов устройства представлены в [8]. Кроме того, схемы и порядок работы накапливающих сумматоров показаны в патентах РФ №2233481 и №2233482, 2004 г., G07C 3/08.

Перед началом работы устройства исходные данные λ₁, t₁, τ, τ_k1, τ_k2, τ_B, вводятся в блок памяти 1 через его входы с 1 по 7, соответствующие входам устройства с 2 по 8. Значение коэффициента нагрузки k_н задается посредством аттенюатора 8 через его первый вход, являющийся первым входом устройства.

Процесс определения оптимального решения имеет итерационный характер. Последовательно в каждом i-ом цикле работы устройства осуществляется дискретное увеличение периода обслуживания Т согласно (2). Аналогично, согласно (3) и (4) увеличиваются значения величин T₁ и T₂, а согласно (1) вычисляется значение величины τ_обс. Соответственно этому вычисляется значение критериальной функции К_П(T) и сравнивается с заданным значением . Процесс поиска решения прекращается при .

Устройство работает следующим образом. По сигналу «Пуск», поступающему с девятого входа устройства, второй триггер 18 переключается в нулевое состояние и закрывает выходные вентили 28, 33, 40, 43 устройства, первый триггер 7 переводится в единичное состояние, обеспечивая этим поступление на выходы блока памяти 1 значений хранимых данных. Кроме того, сигнал «Пуск», пройдя через схему ИЛИ 6, поступает на вход мультивибратора 3, в результате чего мультивибратор 3 генерирует одиночный импульс, передает его на управляющие входы первого 2 и второго 5 вентилей и открывает их на время, равное длительности этого импульса. Одиночный сигнал мультивибратора 3 поступает также на управляющие входы первого 10 и второго 11 накапливающих сумматоров, обеспечивая реализацию ими процесса накопления и передачи результатов суммирования в сопряженные с ними элементы схемы устройства.

Со второго выхода блока памяти 1 через первый вентиль 2 в первый накапливающий сумматор 10 поступает значение величины t₁, а с третьего выхода блока памяти 1 через второй вентиль 5 во второй накапливающий сумматор 11 поступает значение величины τ. С первого выхода блока памяти 1 сигнал, соответствующий величине λ₁, передается на вторые входы аттенюатора 8, второго 14 и третьего 19 блоков нелинейностей. В аттенюаторе 8 формируется сигнал, соответствующий значению интенсивности отказов λ₂=λ₁K_H и передается на первые входы первого 9 и четвертого 24 блоков нелинейностей.

Рассмотрим первый цикл работы устройства.

Выходной сигнал T₁=t₁ первого накапливающего сумматора 10 поступает на первые входы третьего блока нелинейности 19, первого интегратора 23 и первого вычитателя 20. В блоке нелинейности 19, согласно (8), вычисляется значение величины P₁(T₁) и передается на вторые входы первого интегратора 23 и четвертого блока умножения 29.

Значение параметра Т=τ с выхода второго накапливающего сумматора 11 передается на вход первого элемента задержки 26, на вторые входы первого вычитателя 20, четвертого сумматора 25 и третьего вычитателя 36. Разностный потенциал T₂=t₂ с выхода первого вычитателя 20 передается на вторые входы четвертого блока нелинейности 24 и второго интегратора 35. В четвертом блоке нелинейности 24 согласно (8) вычисляется значение вероятности Р₂(T₂) и передается на первый вход второго интегратора 35 и на первый вход четвертого блока умножении 29. В первом 23 и во втором 35 интеграторах формируются значения времени работоспособного состояния изделия Т_ф1=t_ф1 и T_ф2=t_ф2 соответственно. Выходной сигнал первого интегратора 23 передается на первый вход, а выходной сигнал второго интегратора 35 на второй вход пятого сумматора 34. Результат сложения, полученный согласно (11), с выхода пятого сумматора поступает на первый вход третьего вычитателя 36 и на вход четвертого элемента задержки 41. В четвертом блоке умножения 29 в соответствии с (7) вычисляется вероятность безотказной работы Р(Т) и передается на второй вход третьего блока умножения 22.

В то же время происходит формирование величины τ_обс согласно (1). При этом с четвертого выхода блока памяти 1 на первый вход первого сумматора 4 передается значение величины τ_k1.

С пятого выхода блока памяти 1 на вторые входы первого 4 и третьего 13 сумматоров поступает значение величины τ_k2. С шестого выхода блока памяти 1 на второй вход первого блока нелинейности 9 и на первые входы второго 12 и третьего 13 сумматоров передается значение величины τ_B. Выходной сигнал (τ_k1+τ_k2) первого сумматора 4 поступает на второй вход второго сумматора 12 и на первый вход второго блока нелинейности 14. Выходные сигналы первого 9 и второго 14 блоков нелинейностей передаются соответственно на первый и второго входы первого блока умножения 15. Результат перемножения Р(τ_B)·Р(τ_k1+τ_k2) с выхода первого блока умножения 15 поступает на второй вход второго блока умножения 16. В третьем сумматоре 13 реализуется сложение значений величин τ_B и τ_k2. Полученный результат передается на первый вход второго блока умножения 16. Выходной сигнал второго блока умножения 16 передается на первый вход третьего блока умножения 22. В блоке 22 реализуется перемножение его входной величины Р(Т), поступающей с выхода четвертого блока умножения 29, и произведения величин (τ_B+τ_k2)Р(τ_B)Р(τ_k1+τ_k2), поступающего с выхода второго блока умножения 16. Результат перемножения с выхода третьего блока умножения 22 передается на второй вход второго вычитателя 21, на первый вход которого с выхода второго сумматора 12 поступает сигнал, соответствующий сумме (τ_k1+τ_k2+τ_B). Выходной сигнал второго вычитателя 21 соответствует согласно (1) вычисленному значению τ_обс. Он передается на первые входы четвертого 25 и шестого 37 сумматоров. На второй вход сумматора 37 с выхода третьего вычитателя 36 поступает разностный сигнал, выражаемый соотношением (13).

Сигнал, соответствующий значению числителя соотношения (15), с выхода шестого сумматора 37 передается на второй вход блока деления 30 и на вход третьего элемента задержки 38. В четвертом сумматоре 25 формируется сигнал, соответствующий знаменателю соотношения (15), и передается на первый вход блока деления 30. Результат деления, соответствующий вычисленному значению К_П коэффициента простоя, с выхода блока деления 30 поступает на вход второго элемента задержки 31 и на второй вход компаратора 17, на первый вход которого с седьмого выхода блока памяти 1 подается сигнал, соответствующий заданному значению коэффициента простоя.

Для многих типов обслуживаемых изделий справедливо утверждение, что в первом цикле работы устройства (τ=T) вычисленное значение коэффициента простоя будет меньше заданного. Потому в результате их сравнения в компараторе 17 на его первом выходе появится управляющий сигнал, который, пройдя через схему ИЛИ 6, поступит на вход мультивибратора 3. Одиночный выходной импульс мультивибратора 3 откроет первый 2 и второй 5 вентили. В результате этого значения выходных величин первого 10 и второго 11 накапливающих сумматоров увеличится на t₁ и τ соответственно. Далее процесс вычисления коэффициента простоя и сравнение его с повторится. Число циклов работы устройства будет увеличиваться, пока будет сохраняться неравенство В каждом очередном цикле содержание накапливающих сумматоров 10 и 11 будет увеличиваться на t₁ и τ соответственно и сохраняться в этих сумматорах до очередного цикла вычислений. Это увеличение сопровождается изменением значений всех других расчетных величин.

Вычисленные значения периода обслуживания Т, коэффициента простоя К_П(Т), времени простоя Т_пр и времени работоспособного состояния изделия Т_ф, задержанные элементами задержки 26, 31, 38, 41 на время одного цикла вычислений, передаются, соответственно, в первый 27, во второй 32, в третий 39 и в четвертый 42 элементы памяти. После каждого очередного цикла работы устройства значения данных этих элементов памяти обновляются.

Как только в компараторе 17 окажется, что , управляющий сигнал появится на его втором выходе и поступит на вторые входы первого 7 и второго 18 триггеров. При этом первый триггер 7 переключится в нулевое состояние и его выходной потенциал, поступив на девятый вход блока памяти 1, закроет все выходы этого блока. Второй триггер 18 переключится в единичное состояние, его выходной потенциал откроет вентили 28, 33, 40, 43, а также поступит на управляющие входы элементов памяти 27, 32, 39, 42. Вычисленное согласно (2) значение периода обслуживания T*, соответствующее условию (16), с выхода первого элемента памяти 27 через открытый третий вентиль 28 поступает на первый выход устройства. Значение коэффициента простоя К_П(T*) с выхода второго элемента памяти 32 через открытый четвертый вентиль 33 поступит на второй выход устройства. Вычисленное в соответствии с (14) время простоя Т_пр(T*) с выхода третьего элемента памяти 39 через открытый пятый вентиль 40 поступит на третий выход устройства, а на четвертый его выход из четвертого элемента памяти 42 через открытый шестой вентиль 43 будет передано значение времени Т_ф(T*) безотказной работы изделия, вычисленное в соответствии с (12). На этом работа устройства заканчивается.

Положительный эффект, который может быть получен от использования предлагаемого технического решения, состоит в получении расчетных значений периода обслуживания, коэффициента простоя, времени безотказной работы и времени простоя изделия, вычисленных с учетом переменного режима использования изделия и соответствующих изменений интенсивности его отказов.

Вычисленные значения выходных величин позволяют обоснованно планировать применение и техническую эксплуатацию изделия.

Источники информации

1. Седякин Н.М. Об одном физическом принципе теории надежности. - Известия АН СССР, ОТН, Техническая кибернетика, 1996, №3.

2. Половко A.M. Основы теории надежности. - М.: Наука, 1964.

3. Гришин В.Д., Мануйлов Ю.С., Щенев А.Н. Патент RU №2206123, МПК G07C 3/08, 2001.

4. Гришин В.Д., Павлов А.Н., Михайлов Е.П. Патент RU №2343544, МПК G07C 3/08, 2009.

5. Гришин В.Д., Кудряшов А.Н., Тимошенко Д.В. Патент RU №2347272, МПК G07C 3/08, 2009.

6. Гришин В.Д., Мышинский Д.А., Таганов И.Ю. Патент RU №2361217, МПК G07C 3/08, 2009.

7. Гришин В.Д., Шульгин А.Е., Петров А.А. Патент RU №2361276, МПК G07C 3/08, 2009.

8. Тетельбаум И.М., Шрейдер Ю.Р. 400 схем для АВМ. - М.: Энергия, 1978.

Устройство для определения оптимальной периодичности контроля состояния изделия, содержащее первый вентиль, первый интегратор, первый вычитатель, второй вход которого через первый элемент задержки соединен с информационным входом первого элемента памяти, выход которого связан с информационным входом третьего вентиля, выход которого является первым выходом устройства, вторым выходом которого является выход четвертого вентиля, информационный вход которого соединен с выходом второго элемента памяти, информационный вход которого через второй элемент задержки связан со вторым входом компаратора и с выходом блока деления, второй вход которого подключен к выходу шестого сумматора непосредственно, а через третий элемент задержки - к информационному входу третьего элемента памяти, выход которого соединен с информационным входом пятого вентиля, выход которого является третьим выходом устройства, четвертым выходом которого является выход шестого вентиля, информационный вход которого соединен с выходом четвертого элемента памяти, информационный вход которого подключен к выходу четвертого элемента задержки, а управляющий вход вместе с управляющими входами первого, второго и третьего элементов памяти, третьего, четвертого, пятого и шестого вентилей соединен с выходом второго триггера, второй вход которого подключен ко второму выходу компаратора; первый сумматор, выход которого соединен со вторым входом второго сумматора, первый блок нелинейности, выход которого связан с первым входом первого блока умножения, третий сумматор, первый триггер и схему ИЛИ, первый вход которой соединен с девятым входом устройства, отличающееся тем, что в него введены аттенюатор, первый вход которого является первым входом устройства и обеспечивает установку значения коэффициента К_н нагрузки, блок памяти, входы которого с первого по седьмой являются соответственно со второго по восьмой входами устройства, девятый вход которого подключен к первым входам второго триггера и первого триггера, второй вход которого соединен со вторым выходом компаратора, а выход заведен на восьмой вход блока памяти, седьмой выход которого соединен с первым входом компаратора, первый выход которого связан со вторым входом схемы ИЛИ, выход которой подключен к входу мультивибратора, выход которого связан со вторыми входами первого и второго накапливающих сумматоров, а также с управляющими входами второго вентиля и первого вентиля, информационный вход которого подключен ко второму выходу блока памяти, а выход соединен с первым входом первого накапливающегося сумматора, выход которого подключен к первым входам третьего блока нелинейности, первого интегратора и первого вычитателя, выход которого соединен со вторыми входами четвертого блока нелинейности и второго интегратора, первый вход которого подключен к выходу четвертого блока нелинейности и к первому входу четвертого блока умножения, а выход соединен со вторым входом пятого сумматора, выход которого подключен к входу четвертого элемента задержки и к первому входу третьего вычитателя, а первый вход соединен с выходом первого интегратора, второй вход которого связан со вторым входом четвертого блока умножения и с выходом третьего блока нелинейности, второй вход которого соединен с первым выходом блока памяти, со вторым входом второго блока нелинейности и со вторым входом аттенюатора, выход которого подключен к первым входам четвертого блока нелинейности и первого блока нелинейности, второй вход которого соединен с шестым выходом блока памяти и с первыми входами второго сумматора и третьего сумматора, выход которого подключен к первому входу второго блока умножения, а второй вход соединен с вторым входом первого сумматора и с пятым выходом блока памяти, четвертый выход которого подключен к первому входу первого сумматора, выход которого соединен с первым входом второго блока нелинейности, выход которого подключен ко второму входу первого блока умножения, выход которого соединен со вторым входом второго блока умножения, выход которого связан с первым входом третьего блока умножения, второй вход которого соединен с выходом четвертого блока умножения, а выход подключен ко второму входу второго вычитателя, первый вход которого соединен с выходом второго сумматора, а выход связан с первыми входами четвертого сумматора и шестого сумматора, второй вход которого подключен к выходу третьего вычитателя, второй вход которого соединен со вторыми входами первого вычитателя и четвертого сумматора, а также с выходом второго накапливающего сумматора, первый вход которого подключен к выходу второго вентиля, первый вход которого соединен с третьим выходом блока памяти.