Логический вычислитель

Иллюстрации

Показать все

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит n D-триггеров, n элементов ИЛИ-НЕ, n размыкающих ключей и n замыкающих ключей. 2 ил., 1 табл.

Реферат

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G06F 7/38, 2005 г.), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится зависимость длительности такта вычисления от количества входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2336555, кл. G06F 7/57, 2008 г.), который содержит n D-триггеров, n элементов ИЛИ-НЕ, n замыкающих и n размыкающих ключей и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип дополнительно содержит n+1 резисторов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, особенность заключается в том, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит D-триггеры 11, …, 1n, элементы ИЛИ-НЕ 21, …, 2n, размыкающие ключи 31, …, 3n и замыкающие ключи 41, …, 4n, причем выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, выходы ключей 3i и 4i объединены, а входы ключей 3i, 31 и выход ключа 3n соединены соответственно с первым входом элемента 2i, шиной нулевого потенциала и выходом логического вычислителя, первый, второй управляющие и i-й информационный входы которого соединены соответственно со вторым входом элемента 2i, тактовым входом и входом данных D-триггера 1i, подсоединенного входом сброса и неинвертирующим выходом соответственно к выходу элемента 2i и объединенным управляющему входу ключей 3i, 4i, входу ключа 4i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы х1, …, хn∈{0,1} и импульсные сигналы y1, y2∈{0,l} (фиг.2), причем период Т и длительность Δt импульса сигнала y1 должны удовлетворять условиям Т>Δt и Δt<ΔtИЛИ-НЕ+ΔtTp, где Δt=ΔtИЛИ-НЕ+ΔtTp+ΔtКл, а ΔtИЛИ-НЕ, ΔtTp и ΔtКл есть длительности задержек, вносимых элементом ИЛИ-НЕ, D-триггером и ключом. Ключ 4i ( замкнут либо разомкнут, ключ 3i разомкнут либо замкнут, когда на их управляющем входе присутствует соответственно логическая «1» либо логический «0». В представленной ниже таблице приведены значения сигнала, действующего на выходе предлагаемого логического вычислителя в момент времени tj , для всех возможных наборов значений входных сигналов х1,…хn при n=4.

x1 х2 x3 x4 Z
j=1 j=2 j=3 j=4
0 0 0 0 0 0 0 0
0 0 0 1 1 0 0 0
0 0 1 0 1 0 0 0
0 0 1 1 1 1 0 0
0 1 0 0 1 0 0 0
0 1 0 1 1 1 0 0
0 1 1 0 1 1 0 0
0 1 1 1 1 1 1 0
1 0 0 0 1 0 0 0
1 0 0 1 1 1 0 0
1 0 1 0 1 1 0 0
1 0 1 1 1 1 1 0
1 1 0 0 1 1 0 0
1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 1

С учетом данных, приведенных в таблице, можно записать

где j есть номер момента времени tj (фиг.2). Таким образом, на выходе предлагаемого логического вычислителя получим

Здесь τ1, …, τn есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом длительность такта вычисления не превышает Δt.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних и имеет меньший по сравнению с прототипом аппаратурный состав. Дополнительным достоинством предлагаемого логического вычислителя является отсутствие имеющейся в прототипе функциональной связи с шиной единичного потенциала.

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, отличающийся тем, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.